薛宏熙《数字逻辑设计》chap7.pptVIP

第 7 章 异步时序电路 【课前思考】 【学习指南】 7.1 异步时序电路的特点 7.2 *脉冲异步时序电路 7.3 * 电位异步时序电路 7.4 * 电位异步时序电路综合中防范险象的措施 7.5 * 解题示例 【本章小结】 7.1 异步时序电路的特点 因难度较大，许多EDA工具目前可能不支持异步时序电路的综合。 脉冲异步时序电路的应用远不及同步时序电路， 电位异步时序电路： 在某些应用场合有其优越性； 侧重于从理论上认识时序电路。 异步时序电路的约束条件：各输入信号不允许同时发生变化，并且输入信号第 i 次变化引起电路的变化达到稳定后，才允许输入信号发生第 （i+1）次变化。 早期的二进制计数器（脉冲异步） 早期的二进制计数器（脉冲异步） 时序模拟波形： 优缺点： 优点： 硬件省； 缺点：各触发器不在同一时刻发生状态转换（行波进位）。 触发器的输出如果接译码器，译码器的输出会产生“毛刺” 。 速度慢。 7.2 *脉冲异步时序电路 脉冲异步时序电路（pulsed asynchronous sequential circuit）的记忆元件通常是由触发器组成的状态寄存器。 各触发器的时钟信号不是统一的时钟，可以是经过组合逻辑电路产生的脉冲信号。 为了使触发器可靠地工作，必须保持时钟信号完整性，不允许有非预期的“毛刺”出现。 例如，在外部输入脉冲处于高电平的期间，不允许状态触发器的状态发生变化。 例 7.1 脉冲异步时序电路的分析 逻辑表达式： 例 7.1 续 根据式（7-1）列出电路的激励函数表 例 7.1 续 激励表的另一种形式： 例 7.1 续 激励表 状态表： 例 7.1 续 状态表 状态图 ： 状态图分析： 电路开始工作前，令复位信号reset = 0， 使初始状态y2 y1 = 00。 在输入脉冲x负跳变时发生状态转换，在状态00，01，11之间重复变迁，由此可认为这是一个 3 进制异步计数器。 正常情况下，此时序电路不会进入状态“10”。 例 7.1 续 上述分析与模拟波形相符 相互验证 例 7.1 续 — 电路图略加改变效果如何？ 想法： 改为时钟上升沿触发， 可否？ 例 7.1 续 — 电路图略加改变效果如何？ 改变后的电路（改为时钟上升沿触发）： 例 7.1 续 — 电路图略加改变效果如何？ 用时序模拟波形检验此改动是否可行？ 波形不符合预期要求 原因在哪里？ 信号 x（clk1）上升沿使 Dff1 触发, → 随即Q1 = 1 → 引发clk2 → 使Q2 = 1, 错误！ clk2有不应出现的“毛刺”！ 警告：处理触发器的敏感信号（clock, reset, preset）时，要特别小心！ 脉冲异步时序电路的综合 例 7.2 用 D 触发器实现一个 脉冲序列检测器。 波形关系指定： 复位信号 reset 低电平有效， reset = 0 使电路进入预定的初始状态。 输入信号 x1 和 x2 是不同时出现的脉冲，脉冲间隔任意，并且输入信号第 i 次变化引起电路的变化达到稳定后，才允许输入信号发生第（i+1）次变化。 只是在 x1 出现 1个脉冲之后，紧接着 x2 连续出现 2个脉冲，则将 x2的第 2个脉冲放行至输出端 z。 例7.2 续 题意 状态图： 本例为手工设计 因为x2和x1是不同时出现的脉冲，所以输入信号 x2 x1 的取值组合不可能出现11。 状态触发器的时钟信号由组合逻辑电路产生，该组合电路的输入是输入脉冲（x2, x1）和状态触发器的输出。 假定所用D触发器对时钟信号的上升沿敏感，则应使触发器的状态在对应于（x2, x1）的下降沿处发生变化，以确保时钟信号的完整。 例7.2 续 状态图 状态表： 例7.2 续 状态编码： 状态编码的原则： 初始状态 a 最好选择全零，使 reset 有效时顺利地进入初始状态。 尽量使相邻状态的编码的海明距离为1。 例7.2 续 以编码形式表示的状态表： 例7.2 续 激励函数及输出函数真值表： 例7.2 续 逻辑表达式：本例采用卡诺图化简相应函数。 例7.2 续 逻辑表达式： 例7.2 续 逻辑表达式： 例7.2 续 为了使状态触发器不发生误动作，其时钟信号