清华大赞学数电5触发器课件.ppt

3.特性表、特性方程、波形图 二.动作特点 二.维持阻塞触发器（D触发器） 三.利用传输延迟时间的边沿触发器 * 第五章 触发器 第一节 概述 触发器:(Flip-Flop)能存储一位二进制信号的基本单元。用FF表示。 特点： 1，有两个稳定状态，用0和1表示； 2，输入信号可改变其状态； 分类： 按触发方式（电路结构）分： SR锁存器（基本RSFF）、电平触发（同步结构）、脉冲触发（主从结构）、边沿触发（边沿结构）。其中，SR锁存器无时钟信号，本书未将其归入触发器，其他均有时钟信号。 按逻辑功能分： SRFF、DFF、JKFF、TFF等。 学习要点： 分清触发器逻辑功能与触发方式（电路结构）的区别； 会画工作波形。 3，输入信号撤消后，其改变后的状态可保留下来。 【题5.4】【5.9】【题5.12】 【题5.18】 【题5.28】选 第二节 SR锁存器(Set-Reset Latch) 一.电路组成： 用与非门和或非门均可构成，这里介绍与非门构成的电路。 二. 状态和输入信号 触发器的状态： 用Q端的值表示。Q=1,Q′=0为1状态，反之为0状态。 原状态：观察的时刻的状态（输入信号没改变）。记为Q( Qn ) 。 新状态：输入信号变化后出现的状态。记为Q* (Qn+1 ) .也称次态。 在分析电路原理时，要把原状态作为已知条件，即把Q 作为输入变量。 RD SD Q’ Q R’D S’D Q Q’ SD:Set(Direct)，置1端。 RD:Reset(Direct)，置0端。 高电平有效 非号和输入端的园圈均表示低电平有效 S R Q Q’ S’D R’D 输入信号 RD SD Q’ Q R’D S’D Q Q’ S R Q SD RD 三.工作原理 1 0 0 1 不论原状态如何，都有: －－置0 1 若：Q=0,则Q*=0 若：Q=1,则Q*=1 －－置1 －－保持 1 当两门tPD相同时，将产生振荡； 当两门tPD相异时，新状态和延迟时间有关。 －－不定 从输入信号变化起，经2tPD电路稳定。 电路有正反馈。 0 1 1 注意：若 SD’ 和 RD’同时由0变为1： R’D S’D Q Q’ SD’=1, RD’=0 SD’=0, RD’=1 Q*=1 (略去Q’端) SD’=1, RD’=1 SD’=0, RD’=0 Q和Q’的次态都为1； 不论原状态如何 这也是“不定”的原因 显然SD’, RD’分别为置1和置0端，且0有效。 SD’ RD’ Q’ 四.动作特点 直接控制：输入信号0有效；且直接控制输出端Q和Q’ 的状态。 工作波形： R’D S’D Q Q’ 用或非门构成的SR锁存器也可用右表描述（表5.2.1）。 五.逻辑功能的描述（见5.6节） 1.特性表（表5.2.2) 保持 置1 清0 不定 2.特性方程（见5.6节） 只需将表中的SD’和RD’看作是该触发器输入信号SD和RD的反变量即可。同时将表中的 1①改为 0① ，同时修改注释。 RD SD Q’ Q 1 1 1 1 0 0 1 1 0 1 0 1 0 0 0 1 1 1 1 0 1 0 1 0 1 0 0 0 0 0 Q* Q RD’ SD’ 1① 1① ① Q’也为1 ;SD’ RD’0状态同时消失后状态不定。 1 1 1 1 0 10 11 01 00 Q SD’ RD’ （约束条件） 3.状态转换图（参考5.6节） 简称：状态图 1 0 SD’=0 RD’=1 SD’=1 RD’=0 SD’=1RD’=X SD’=XRD’=1 1 1 1 1 0 0 1 1 0 1 0 1 0 0 0 1 1 1 1 0 1 0 1 0 1 0 0 0 0 0 Q* Q RD’ SD’ 1① 1① 第三节 电平触发的触发器 在数字系统中，常常要求某些触发器在同一时刻动作（改变状态，也称为翻转）这就要求有同步信号，该信号称为时钟信号CLK,也可写为CP(Clock Pulse)。 G1和G2门构成SR锁存器。 用G3和G4两门引入时钟信号CLK。 一.电路结构和工作原理 1.电路结构 2.工作原理 CLK=0时： G3、G4门均输出1, SR锁存器处在保持状态；输入信号S、R变化对状态无影响。 CLK=1时： G3、G4门打开,此时电路就是一个SR锁存器，只需把输入信号S、R分别看作： S = (SD’)’, R = (RD’) ’ ;注意，输入信号已无下标D。 按上述规定，该触发器也满足SR锁存器的特性表、特性方程和状态图。显然S和R都是1有效的。 一定要注意，只有CLK=1时，才能按特性表、特性方程求新状态。 R’