用于实现较大规模的逻辑电路.PPTVIP

时序 PAL 器件的部分输出连到D触发器的数据输入端D(输出寄存器)，寄存器受统一的时钟脉冲信号控制。 3. 寄存器输出结构，如图所示： Ol Ii CLK D C Q Q EN 7.4.2 时序 PAL 器件 时序 PAL 器件分为两大系列：R系列和X系列。 R系列，与或阵列，如器件PAL16R6 (参见书图7.23) 具有三态输出功能 8个纯输入引脚 I1~I8 2个IO引脚(反馈)提供的输入引脚 IO1~ IO8 6个寄存器输出(或阵列)O2~O7 时钟CLK 输出使能OE X系列，与R系列不同，为异或运算，如器件PAL16X6 (参见书图7.24) 7.4.2 时序 PAL 器件 4. 异或寄存器输出结构，如图所示： Ol Ii CLK D C Q Q EN 7.5 通用逻辑阵列概述(GAL) Generic Array Logic 一、工艺上的改进 高速电可擦除CMOS Electrically Erasable Comple-mentary Metal-Oxide Semiconductor (E2CMOS) 与PAL完全兼容，增加了PAL器件的可擦除性。 特点： ⑴ 可测试性 ⑵ 低功耗，使集成度更高 ⑶ 速度不低于其他TTL可编程器件 ⑷ 可重复编程100次以上 7.