利用VHDL地设计数字频率计.docVIP

实用标准文案 精彩文档 目 录 TOC \o 1-3 \u 第一章 概述 1 1.1 设计概述 1 1.2设计内容 1 1.3 设计原理 1 1.4 设计功能 2 第二章 技术与开发工具 3 2.1 VHDL简介 3 2.2 MAX+PLUSⅡ 5 第三章 系统分析 8 3.1数字频率计的设计任务及要求 8 3.2 模块的划分 8 3.3设计分析 9 第四章 各功能模块基于VHDL的设计 10 4.1 时基产生与测频时序控制电路模块的VHDL源程序 10 4.2 待测信号脉冲计数电路模块的VHDL源程序 11 4.3 锁存与译码显示控制电路模块的VHDL源程序 13 4.4 顶层电路的VHDL源程序 16 第五章 数字频率计波形仿真 18 5.1 时基产生与测频时序控制电路模块的仿真 18 5.2 待测信号脉冲计数电路模块的仿真 18 5.3 锁存与译码显示控制电路模块的仿真 19 5.4 数字频率计系统的仿真 PAGEREF _Toc263275981 \h 20 第一章 概述 1.1 设计概述 所谓频率，就是周期信号在单位时间（1s）里变化的次数。 本数字频率计的设计思路是： (1) 根据频率计的测频原理，可以选择合适的时基信号对输入被测信号脉冲进行计数，实现测频的目的。 (2) 根据数字频率计的基本原理，本文设计方案的基本思想是分为三个模块来实现其功能，即时基产生与测