EDA设计技术教学第4章层次结构.pptVIP

习 题 习 题 习 题 条件生成例化 条件语句生成例化采用if-else-if条件语句构成条件表达式，生成模块、用户定义原语、门级原语、连续赋值、过程赋值语句块，实现等价验证模块的设计。 4.4.3.3条件生成例化 generate if((Pdelay1 == 3) (Pdelay1 == 7)) spi_slave #( Pdelay1, Pdelay2) u1(.rst(rst),.ss(ss[0]), .sclk(sclk), .mosi(mosi), .miso(miso)); else spi_master #( Pdelay1, Pdelay2) u1(.rst(rst), .ss(ss[0]), .sclk(sclk), .mosi(mosi), .miso(miso)); endgenerate 4.4.3.4分支生成例化 分支语句生成例化采用case-endcase分支语句构成条件表达式，表达方法与条件语句类似。 generate case (PCommand) 1: RXD_Buffer x1(Rbuffer,data); // PCommand=1，例化接收缓冲区 2: TXD_Buffer x1(Tbuffer,data); // PCommand=2，例化发送缓冲区 default: Clear_buffer #(WIDTH) x1(Rbuffer,inidata); //清除缓冲区 endcase endgenerate 4.4.3.5 参数化生成例化 在生成范围内或层次化结构的生成范围内使用defparam语句定义的参数，只能该范围使用。 module AtoB (C,B, A); parameter Size_bus = 16; // 生成参数 output [Size_bus -1:0] C; input [Size_bus-1:0] A,B; genvar i; //生成变量 generate for (i=0; i Size_bus; i=i+1) begin:GIS //生成语句块 assign C[i] = A[i] B [i]; //生成语句 end endgenerate endmodule 4.4.3.6任务生成例化及函数生成例化 在生成范围内可使用任务或函数，但不能将任务或函数放在循环语句块内，任务或函数可使用本地变量。 例：等价验证UART模块 generate case (PCommand) 1: begin RXD_Buffer x1(Rbuffer,data); // PCommand=1，例化接收缓冲区 task read_buffer; //生成任务申明，读缓冲区数据 input address; input data; … endtask end 2: begin TXD_Buffer x1(Tbuffer,data); // PCommand=2，例化发送缓冲区 function write_buffer; //生成函数申明，写缓冲区数据 input address; input data; … endfunction end default: Clear_buffer #(WIDTH) x1(Rbuffer,inidata); //清除缓冲区 endcase endgenerate 4-5 用Verilog设计一个3-8译码器，要求分别用case语句和if_else语句。比较这两种方式。 4-6　图4-27所示的是双2选1多路 选择器构成的电路MUXK。对于其 中MUX21A，当s=0和s=1时， 分别有y=a和y=b。试在一个模块 结构中用两个过程来表达此电路。 4-8 给出一个4选1多路选择器的Verilog描述。此器件与图4-1类似，但选通控制端有4个输入：S0、S1、S2、S3。当且仅当S0=0时：Y=A；S1=0时：Y=B；S2