基于VHDL的秒表课程设计.docVIP

数字电子技术课程设计 秒表 院系：计算机学院 班级：计112—3班 姓名： 学号： 指导教师：王玲玲 内容 总体设计要求 具有启动停止功能； 计时器能显示0.01s的时间； 计时器最长计时时间为24h； 具有复位功能?在任何情况下?按复位键?秒表无条件清零； 系统功能描述 本次课程设计通过VHDL做的秒表主要有以下的功能： 在下载到实验箱后，打开开始开关才能开始计时； 在开始开关打开后，能够通过另一个开关进行暂停； 再按下清零键后能够清零，并且是在任何条件下都能清零； 能够精确到0.01秒，更加精确的计时 系统设计方案论述，画出顶层电路图及功能分割图，并说明之间的联系或功能。 先是将100进制计数器、60进制计数器、60进制计数器和24进制计数器连接， 将100进制计数器的进位接到60进制计数器的CLK输入端上，然后将60进制的进位连接到另一个60进制的CLK输入端上，然后将已将连接进位的60进制计数器的几位连接到24进制计数器的输入端口CLK上，24进制的仅为端悬空，这就是秒表的主体。当100进制计数器进位端口为1时，与之相连的60进制计数器开始工作，当进位为0时停止工作，剩余两个计数器的工作原理与之相同。将100进制计数器、两个60进制计数器和24进制计数器的en端口相连并连接到input得输入端口上，并且将他们的cir连接到一起也连接到input的输入端口上，这样就实现了暂停和清零的功能，并且秒表的精确度为0.01。在100进制的输入端口处还剩下一个clk端口，将两个输入端口通过一个与门与之相连，其中一个接入clk信号，而另一个就可当做一个开关，实现开始的功能，并且能够暂停。将100进制计数器、两个60进制的计数器和24进制计数器的输出端分别接到8选1的数据选择器的输入端上，并且按高低位接好，而八进制的选择功能是通过一个8进制的不管计数来实现的，所以在8选1的数据选择器的sel输入端端口接到8进制计数器的输出端上，而八进制的输入端口上，通过两个输入端input，一个接扫描频率，另一个通过一个开关来控制8进制的工作，并且清零端接1使它的清零作用失效。在8选1数据选择器的输出端接到7段译码器上，而7段译码器的输出端分别接七个output输出端，并采用不同的名字。这样一个秒表的功能就基本实现了。为了让他能够更好地先是数字，我们采用3线8线译码器再进一步控制，将3线8线译码器的输入端s1接1，s2、s3接地，这是3线8线译码器考试工作的必要条件，将3线8线译码器剩下的输入端接到8进制计数器的输出端上，然后3线8线的输出端口分别接7个output输出端口，采用不同的字母命名。这样就实现了秒表的功能。 其仿真图如下 各功能模块设计说明及源程序 100进制计数器 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity cnt_99 is port(clk,en,cir:in std_logic; q0,q1:buffer std_logic_vector(3 downto 0); co:buffer std_logic); end cnt_99; architecture rtl of cnt_99 is signal s1:std_logic_vector(3 downto 0); signal s2:std_logic_vector(3 downto 0); begin process(clk) begin if(clkevent and clk=1)then if(cir=0)then s1=0000;s2=0000;co=1; elsif(en=1)then if(s1=1001 and s2=1001)then s1=0000;s2=0000;co=1; elsif(s2=1001)then s2=0000;s1=s1+1;co=0; else s2=s2+1;co=0; end if; end if; end if; q0=s1;q1=s2; end process; end rtl; 这是100进制的源程序: 设计中包含了清零功能，并且当en输入信号为1时，100进制计数器开始工作，当clk的信号为1时，100进制计数器开始计数，当cir为0时，100进制计数器无条件清零，当数码管上显示99时，数码管清零，并且产生进位信号co为1，当满足数码管上最低位显示为9时，高位在原来的基础上加1，而低位则是清零，并且进位信号为0；当上述的条件都不满足时，最低位在原来的基础上加1。 60进制计数器 library ieee; use ieee.std_l