嵌入式设计技术的工程方法嵌入式之verilog电路设计.pptxVIP

输入/输出X/Z1/00/01/00/0ABCD0/0reset1/00/0 1/1例1：用Verilog HDL对“1101”序列检测器的有限状态机进行 描述。要求写出设计说明、格式规范、书写清晰，必要 时进行注释。设计说明：1. X为串行输入，Z为是否检测到有效序列标志。 2. 对状态A、B、C、D采用一位热编码，依次为 1000、0100、0010、0001。 3. 状态A为系统初态。高电平有效的复位信号reset 使系统进入初态。 4. 系统时钟clk上升沿有效。 牛牛文库文档分享//Mealy型“1101”序列检测器描述//端口说明，参数定义，数据类型定义 module sta_machine (x, clk, reset, z) ; parameter A=4’b1000, B=4’b0100, C=4’b0010, D=4’b0001; input x, clk, reset; output z; reg z; reg [4:1] current_state; reg [4:1] next_state; 牛牛文库文档分享//组合逻辑部分描述 always @ (x or current_state) begin case (current_state) A: if (x==1）begin z=0; next_state=B; end else begin z=0; next_state=A; end B: if (x==1) begin z=0; next_state=C; end else begin z=0; next_state=A; end C: if (x==0) begin z=0; next_state=D; end else begin z=0; next_state=C; end D: if (x==1) begin z=1; next_state=A; end else begin z=0; next_state=A; end default: begin z=0;next_state=A; end endcase 牛牛文库文档分享//寄存器部分描述 always @(posedge clk or posedge reset) begin if (reset) current_state=A; else current_state=next_state; end endmodule 设计完毕 牛牛文库文档分享z组合逻辑x组合逻辑当前状态触发器 clk resetMoore型有限状态机模型二. Moore型有限状态机设计●Moore状态机的输出只和现态有关。●根据设计要求画出状态转移图。●用一个always过程块（case或if-else）描述激励组合逻辑（下一个状态需要的激励）。●用一个always过程块（case或if-else）描述输出的组合逻辑。●用另一个always过程块描述寄存器逻辑（复位和状态转换）。 牛牛文库文档分享例2：用Verilog HDL描述下列Moore型有限状态机。start=0clr=1state0out=001step3=1start=1state3out=111state1out=010step2=0step3=0state2out=100step2=1设计说明：1.三个输入信号start、step2、step3 2.状态state0~3采用格雷码进行编码 3.高有效的clr使系统进入初态state0 4.时钟clk的上升沿进行状态转换 牛牛文库文档分享//例2 Moore状态机描述//端口说明，参数定义，信号类型说明module Moore_FSM ( clk, clr, out, start, step2, step3 ) ; input clk, clr, start, step2, step3 ; output [2:0] out ; reg [2:0] out ; reg [1:0] state, next_state; parameter state0=2’b00, state1=2’b01, state2=2’b11, state3=2’b10; //状态编码——格雷码 牛牛文库文档分享//下面的always进程描述复位及状态转换always @ (posedge clk or posedge clr) begin if (clr) state=state0; else