数字电路综合实验设计..doc

综合性、设计性实验报告 姓名 学号 专业 通信工程 班级 通信1101 实验课程名称 篮球24S计时器 指导教师及职称 潘学文 （助教） 开课学期 至＿ 学年＿ ＿学期 上课时间 2012 年 12 月 14 日 湖南科技学院教务处编印 一、实验设计方案 实验名称：篮球24S计时器 实验时间：2012年12月14日 小组合作： 是○ 否○ 小组成员： 实验目的： = 1 \* GB3 \* MERGEFORMAT ①掌握同步时序逻辑电路的设计方法。 = 2 \* GB3 \* MERGEFORMAT ② 掌握秒脉冲发生电路的设计。 = 3 \* GB3 \* MERGEFORMAT ③学会使用中规模集成芯片设计任意进制加减计数器。 = 4 \* GB3 \* MERGEFORMAT ④学会设计复位、控制、报警电路。 实验设备及材料： = 1 \* GB3 \* MERGEFORMAT ①数字电子技术实验箱 1台 = 2 \* GB3 \* MERGEFORMAT ②与非门74LS00，非门74LS04，计数器74Ls161、74Ls192，555定时器 理论依据： 24秒计时器的总体参考方案框图如图1所示。它包括秒脉冲发生器、计数器、译码显示电路、报警电路和辅助时序控制电路简称控制电路等五个模块组成。其中计数器和控制电路是系统的主要模块。计数器完成24秒计时功能而控制电路完成计数器的直接清零、启动计数、暂停/连续计数、译码显示电路的显示与灭灯、定时时间到报警等功能。 图1 24秒计时器系统设计框图 秒脉冲发生器产生的信号是电路的时钟脉冲和定时标准但本设计对此信号要求并不太高故电路可采用555集成电路或由TTL与非门组成的多谐振荡器构成。 译码显示电路由74LS48和共阴极七段LED显示器组成。报警电路在实验中可用发光二极管代替。 主体电路： 24秒倒计时。24秒计数芯片的置数端清零端共用一个开关，比赛开始后，24秒的置数端无效，24秒的倒数计时器的倒数计时器开始进行倒计时，逐秒倒计到零。选取“00”这个状态，通过组合逻辑电路给出截断信号，让该信号与时钟脉冲在与门中将时钟截断，使计时器在计数到零时停住。 篮球竞赛24秒计时器实验电路如图2所示。 图2 篮球竞赛24秒计时器 实验方法步骤及注意事项： 实验方法： 分单元模块的进行电路设计，然后把各个模块连接起来组成实验电路。 实验步骤: = 1 \* GB2 \* MERGEFORMAT ⑴8421BCD码进制计数器的设计 计数器选用集成电路74LS192进行设计较为简便，74LS192是十进制可编程同步加法计数器，它采用8421码十进制编码，并具有直接清零、置数、加减计数功能。 图1-1是74LS192外引脚及时序波形图。图中、分别是加计数、减计数的时钟脉冲输入端（上升沿有效）。 是异步并行置数控制端（低电平有效）， 、分别是进位、借位输出端（低电平有效），CR是异步清零端，D3-D0是并行数据输入殿，Q3-Q0是输出端。 74192的功能表见下表1-1所示。其工作原理是：当=1，CR=0时，若时钟脉冲加到端，且= 图1-1 74LS192的引脚排列 74LS192的功能表见表1-1所示。 表1-1 74LS192功能表 CPU CPU LD RD 功 能 1 x x x x x 0 0 1 0 1 1 1 清零 置数 数 加法计数 减法计数 CPD 则计数器在预置数的基础上完成加计数功能，当加计数到9时，端发出进位下跳变脉冲；若时钟脉冲加到端，且 =1，则计数器在预置数的基础上完成减计数功能，当减计数到0时， 端发出借位下跳变脉冲。由74LS192构成的二十四进制递减计数器如下图1-2所示 图1-2 8421BCD二十四递减计数器 其预置数为N== (24)10。 它的计数原理是 : 只有当低位 端发出借位脉冲时 , 高位计数器才作减计数。当高、低位计数器处于全零 , 且 为 0 时 , 置数端 =0, 计数器完成并行置数 , 在 端的输入时钟脉冲作用下 , 计数器再次进入下一循环减计数。 = 2 \* GB2 \* MERGEFORMAT ⑵设计数码显示电路 根据设计的要求采用74LS4