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进位保留加法器 　　Carry save adder 　　详细设计 　　　　版本 1.0 　　　　日期:2014年2月28日 　　　　版本信息 　　　　版本 日期 描述 作者 V1.0 10/01/2011 　　1设计目标 　　　　1.1功能定义 　　本文描述8位进位保留加法器，即:将进位单独输出，将其和分离。 　　　　1.2引脚描述 　　　　1.2.1 32bit 前导零单元与前一级的接口定义 　　表2.2 32bit前导零单元与前一级的接口信号 引脚名称 类型 位宽 功能描述 　　A,b,c_in I 4 a.b为4bit输入，c_in为低位进位 　　　　1.2.2 32bit 前导零单元与后一级的接口定义 　　表2.2 32bit前导零单元与前一级的接口信号 引脚名称 类型 位宽 功能描述 　　C_out,sum O 5 sum为两数的和，c_out为进位输出。 　　2 模块设计 　　module carry(c_out,sum,a,b,c_in); 　　output [3:0] sum; 　　output c_out; 　　input c_in; 　　input [3:0] a,b; 　　assign {c_out,sum}=a+b+c_in; 　　　　endmodule 　　　　module stimulus_carry; 　　wire [3:0] sum; 　　wire c_out; 　　reg c_in; 　　reg [3:0] a,b; 　　carry test_carry(c_out,sum,a,b,c_in); 　　initial 　　begin 　　$monitor($time,c_in=%d,a=%d,b=%d,sum=%d,c_out=%d,c_in,a,b,sum,c_out); 　　#1 a=4b0000;b=4b0000;c_in=1b0; 　　forever #1 　　begin 　　a=a+1b1;b=b+1b1;c_in=c_in+1b1; 　　end 　　end 　　initial 　　#1000 $finish; 　　endmodule 　　　　3测试 　　本单元电路控制逻辑采用systemverilog断言描述状态信息测试，数据通路 　　部分用采用sysetemverilog随机验证的方法，并结合覆盖率检测，做到100%验 　　证。 　　4设计开发环境 　　语言级设计:Verilog 　　综合工具: Synopsys physical compiler 　　FPGA设计和仿真工具 :ISE13.2，synopsys VCS 　　布局和布线工具 :appllo , 　　模拟设计和仿真工具: hspice, 　　寄生参数提取和仿真工具: star_sim RC 　　　　5设计开发计划 　　序号 时间 工作内容 说明 1