基于Encounter的深亚微米布局设计和布线方法研究-集成电路工程专业论文.docxVIP

摘要 摘要 集成电路自发明至今已经过了半个世纪，50 多年的高速发展使得集成电路规 模更大，更高的集成度也使特征尺寸越来越小。如今集成电路已经渗透到现代化 生活的方方面面。现代通信、医疗和交通系统，全都依赖于集成电路而存在。然 而，集成电路设计也面临诸多挑战，如特征尺寸的缩小导致互连线串扰提高，时 序收敛因多个变量互相牵制变得更加复杂，如何预测并能够真实反映这些深亚微 米效应，需要通过研究找出一个简单可信赖的后端设计流程。 本文章采用 Cadence 公司 Soc Encounter 后端工具对基于 0.18μm 工艺的 ASIC 芯片进行后端设计研究，分析了自动布局布线的过程和原理，对 SoC Encounter 的 布线机制进行了深入的分析，并完成 AGC 模块的布线。 后端设计分为设计前的数据准备、布局规划、标准单元放置、时钟树综合、 静态时序分析、布线等几个阶段，本文重点研究了时钟树综合和静态时序分析。 其中，时钟树综合通过三组实验进行对比研究，提出了采用专用大驱动时钟缓冲 器和反相器进行时钟树综合来提高时钟树时序质量的方法。接着，对时钟树综合 之后和布线后分别进行静态时序分析并做时序优化，最终修正了所有时序违反， 满足了模块对时序的要求。本文同时研究了 DFM 的相关内容，重点讨论了天线效 应的产生原理及常用修正方法。 关键词：物理设计 布局布线 时钟树综合 静态时序分析