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. ..... 让 XDC 时序约束为您效力 作者：Adam Taylor e2v 公司首席工程师? HYPERLINK mailto:aptaylor@ aptaylor@ 时序和布局约束是实现设计要求的关键因素。本文是介绍其使用方法的入门读物。 完成 RTL 设计只是 FPGA 设计量产准备工作中的一部分。接下来的挑战是确保设计满足芯片内的时序和性能要求。为此，您经常需要定义时序和布局约束。我们了解一下在基于赛灵思 FPGA 和 SoC 设计系统时如何创建和使用这两种约束。 时序约束最基本的时序约束定义了系统时钟的工作频率。然而，更高级的约束能建立时钟路径之间的关系。工程师利用这类约束确定是否有必要对路径进行分析，或者在时钟路径之间不存在有效的时序关系时忽视路径。 默认情况下，赛灵思的 Vivado? 设计套件会分析所有关系。然而，并非设计中的所有时钟之间都有可以准确分析的时序关系。例如当时钟是异步的，就无法准确确定它们的相位，如图 1 所示。 图 1–时钟域 CLK1 和 CLK2 相互之间异步。 您可通过在约束文件中声明时钟组来管理时钟路径之间的关系。当声明时钟组时，Vivado 工具不会对组内定义的时钟之间的任何方向执行时序分析。 为了有助于生成时序约束，Vivado 工具将时钟定义为三种类型：同步、异步或不可扩展。? 同步时钟具有可预测的时序/相位关系。通常主时钟