深入理解阻塞和非阻塞赋值区别.pptVIP

3 综合的一般原则 1 综合之前一定要进行仿真，这是因为仿真会暴露逻辑错误, 所以建议大家这样做。如果不做仿真，没有发现的逻辑错误 会进入综合器，使综合的结果产生同样的逻辑错误。 每一次布局布线之后都要进行仿真，在器件编程或流片之前要 做最后的仿真。 3 用Verilog HDL描述的异步状态机是不能综合的，因此应该 避免用异步来设计，如果一定要设计异步状态机则可用电 路图输入的方法来设计。 4 如果要为电平敏感的锁存器建模，使用连续赋值语句是最简 单的方法。 4 语言指导原则 1 always块 2 赋值 always块 1 每个always块只能有一个事件控制“@(event-expression)”,而且要紧跟在always关键字后面。 2 always块可以表示时序逻辑或者组合逻辑，也可以用always块既表示电平敏感的透明锁存器又同时表示组合逻辑。但是不推荐使用这种描述方法，因为这容易产生错误和多余的电平敏感的透明锁存器。 3 带有posedge 或 negedge 关键字的事件表达式表示沿触发的时序逻辑，没有posedge 或negedge 关键字的表示组合逻辑或电平敏感的锁存器，或者两种都表示。在表示时序和组合逻辑的事件控制表达式中如有多个沿和多个电平，其间必须用关键字“ or ” 连接 。 4 每个表示时序always块只能由一个时钟跳变沿触发，置位或复位最好也由该时钟跳变沿触发。 5 每个在always块中赋值的信号都必需定义成reg型或整型。整型变量缺省为32bit，使用Verilog操作符可对其进行二进制求补的算术运算。综合器还支持整型量的范围说明，这样就允许产生不是32位的整型量。句法结构：integer[msb:lsb]identifier。 6 always块中应该避免组合反馈回路。每次执行always块时，在生成组合逻辑的always块中赋值的所有信号必需都有明确的值；否则，需要设计者在设计中加入电平敏感的锁存器来保持赋值前的最后一个值，只有这样综合器才能正常生成电路。如果不这样做综合器会发出警告提示设计中插入了锁存器。如果在设计中存在综合器认为不是电平敏感锁存器的组合回路时，综合器会发出错误信息(例如设计中有异步状态机时)。 例如： input a,b,c; reg e,d; always @(a or b or c) begin e =d a b; d =e | c; end 7 对一个寄存器型(reg)和整型(integer)变量给定位的赋值只允许在一个always块内进行，如在另一always块也对其赋值，这是非法的。 8 把某一信号值赋为‘bx，综合器就把它解释 成无关状态，因而综合器为其生成的硬件电路 最简洁。 深入理解阻塞和非阻塞赋值的不同 概述 1、阻塞赋值对应的电路往往与触发沿没有关系,只与输入电平的变化有关系。阻塞赋值符号: = 2 非阻塞赋值对应的电路结构往往与触发沿有关系，只有在触发沿时才有可能发生赋值的情况。非阻塞赋值符号: = 阻塞赋值和非阻塞赋值 阻塞(Blocking)赋值方式 “= ”， 如 b = a; 赋值语句执行完后,块才结束。 b的值在赋值语句执行完后立刻就改变的。 非阻塞(Non_Blocking)赋值方式 “＝”，如 b = a; 块结束后才完成赋值操作。 b的值并不是立刻就改变的。 这是一种比较常用的赋值方法（特别在编写可综合时序模块时）。 阻塞赋值 阻塞赋值操作符用等号(即 = )表示。阻塞赋值时先计算等 号右手方向（RHS）部分的值，这时赋值语句不允许任何别的 语句的干扰，直到现行的赋值完成时刻，即把RHS赋值给 LHS 的时刻，它才允许别的赋值语句的执行。 一般可综合的阻塞赋值操作在RHS不能设定有延迟，(即使 是零延迟也不允许)。若在RHS 加上延迟，则在延迟期间会阻止赋值语句的执行, 延迟后才执行赋值，这种赋值语句是不可综合的，在需要综合的模块设计中不可使用这种风格的代码。 阻塞赋值的执行可以认为是只有一个步骤的操作： 所谓阻塞的概念是指在同一个always块中，其后面的赋值语 句从概念上（即使不设定延迟）是在前一句赋值语句结束后再 开始赋值的。 非阻塞赋值 非阻塞赋值操作符用小于等于号 (即 = )表示。在赋值操 作时刻开始时计算非阻塞赋值符的RHS表达式，赋值操作时刻 结束时更新LHS。在计算非阻塞赋值的RHS表达式和更新LHS期 间，其他的Verilog语句，包括其他的Verilog非阻塞赋值语句 都能同时计算RHS表达式和更新LHS。非阻塞赋值允许其他的 Verilog语句同时进行操作。 非阻塞赋值的操作可以看作为两个步骤的过程： 1)在