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随着集成电路集成度的不断提高，MOS 器件的特征尺寸进入到纳米领域时，短沟道效应SCE ，漏致势垒降低 DIBL效应成为纳米器件发展的严重限制因素 ，并且随着器件特征尺寸 的不断缩小，器件性能逐渐趋近于物理极限。因此，必须采用 新的方法和新的技术提高器件的综合性能。 应变Si技术可使应变 Si 中的电子和空穴的迁移率得到显著提高；选取高 k 材料代替传统的 SiO2层，可以提高栅氧化层的物理厚度，大大减小直接遂穿电流；此外， SOI结构的器件克服了传统结构器件的缺点，表现出良好的电特性，如电容减小、载流子迁移率增大 、电流驱动能力提高 、跨导增强和 短沟道效应减弱。 结合了应变工程 、栅工程和 SOI 结构三者的优 点，提出了高 k 栅介质全耗尽应变 Si SOI MOSFET（ SSOI MOSFET ）新结构，通过 求解二维泊松方程建立了该结构的二维阈值电压模型，模型中考虑了影响阈值电压模型的主要参数，分析结果表明该结构的器件对DIBL 效 应 、SCE现象有很好的抑制作用。 高 k 栅介质全耗尽 SSOI MOSFET的结构示意图 对上面的阈值电压模型进行分析和验证时，采用的高k材料为 HfO2 ，介电常数为20。栅电极采用功函数 =4.77 eV的金属材料，源漏掺杂浓度为 ，衬底掺杂浓度为 图 2 给出的是弛豫层中不同Ge 组分下，阈值电压随栅长的变化的关系 . 从图中可以看出在栅长小于 80 nm 时出现了短沟道效应，在栅长小于 40 nm时阈值电压随栅长的减小迅速减小，导致此现象的主要原因是源端和漏端的耗尽区占沟道的比 重 越来越大。同时也可以看出阈值电压随弛豫层中 Ge 组分的增加而降低。当 Ge 组分小于 0. 37 时阈值电压大于 0，而当 Ge 组 分大于0. 37 时阈值电压小于0。 图 3 给出了弛豫层中不同 Ge 组分下 HfO2 栅介质器件和 SiO2 栅介质器件的阈值电压随沟道 长度变化的关系 . 从图中可以看出，在Ge组分相同并且长度大于80nm 的 情况下HfO2 栅介质器件的阈值电压比SiO2栅介质器件的阈值电压小，但是当沟道的长度小于 80nm 时，HfO2 栅介质器件的阈值电压比SiO2 栅介质器件的阈值电压大，并且沟道长度越短二者的差别相差越大。因此可以得到 HfO2 栅介质比SiO2 栅介质有较好的抑制SCE 的能力 。 图 4 给出了SiO2栅介质 、Al2O3 栅介质和 HfO2栅介质这三种 器件阈值电压随着应变Si层厚度的变化关系曲线 。 从图中可以看出，SiO2 栅介质器件的阈值电压随应变 Si 层 厚度的增 加而减小的 量比Al2O3 栅介质和 HfO2 栅介质器件阈 值电压随应变Si层厚度的变化量大。这说明随着高k 介质的介电常数的增加器件的阈值电压减小随应变Si层厚度的增加越来越不明显。 图 5 给出的是阈值电压随高 k 介质的介电常数的变化关系曲线，假设高k介质的介电常数连续变化。从图中可以看出当高k介质的介电常数小于10时，阈值电压随着高k介质的介电常数的增加迅速增大；而当高k介质的介电常数大于10时，高k介质的介电常数对阈值电压的影响很小，阈值电压基本保持不变。 图 6 给出了不同应变Si层的掺杂浓度NA的情况下HfO2栅介质器件和SiO2栅介质器件阈值电压随弛豫层Ge组分的变关系。 从图中可以看在弛豫层中Ge 组分相同的情况下阈值电压随着 NA的浓度增加而提高。在其他条件不变和NA浓度一定的情况下，阈值电压随着高k介质的增加而增加，阈值电压随弛豫层Ge组分的增加而降低。 图 7 给出了该新结构器件的DIBL随沟道长度的变化关系。 从图中可以看出在栅长小于40 nm 时 HfO2栅介质器件的 DIBL比Al2O3栅介质器件的 DIBL小，而 Al2O3栅介质器件的 DIBL比SiO2栅介质器件的DIBL小。即器件的DIBL随着栅介质的增大而减小 。而当栅长大于40nm 时，三者的DIBL量比较接近都趋近于零。因此，分析结果表明提出的高k栅介质结构器件有更好的DIBL抑制能力 。 图 8 给出了该结构器件在不同沟长下的阈值电压漂移 . 这里阈值电压漂移定义为短沟道阈值电压与沟长200nm 的阈值电压的偏离 . 从图中可以看出，在栅长小于40nm时 HfO2栅介质器件的阈值电压漂移比 Al2O3 栅介质器件的阈值电压漂移小，而Al2O3 栅介质器件的阈值电压漂移要比SiO2栅介质器件小。即器件的阈值电压漂移随着栅介质的增大而减小，在栅长大于40 nm时两者的漂移量都很小趋近于零 。因此，分析结果表明高k