基于fpga的pcie高速rs编解码数据传输系统的实现-电子与通信工程专业论文.docxVIP

万方数据 万方数据 Classified Index: TN47 U.D.C: 621.39 Dissertation for the Master’s Degree in Engineering IMPLEMENTIONOF PCIe HIGH SPEED TRANSMISSION SYSTEMOF RS ENCODERAND DECODER DATA BASEDON FPGA Candidate： Gu Yanan Supervisor： Assoc. Prof. FanBinwen Academic Degree Applied for： Master’s of Engineering Speciality： Electronic and Communication Engineering Affiliation： Shenzhen Graduate School Date of Defence： November, 2013 Degree-Conferring-Institution： Harbin Institute of Technology 哈尔滨工业大学工程硕士学位论文 哈尔滨工业大学工程硕士学位论文 摘 要 随着当今科技时代的发展，人们对计算机等硬件设备的数据处理速度要 求越来越高。同时随着数采设备性能的提高，在测试中产生的高速、大容量 的数据需要快速、可靠、远距离的实时数据传输。一些并行总线或 AMBA总 线并不能满足这样的高要求，而目前， PCIe总线是能够实现最高数据传输速 率的一种串行总线。PCIe体系结构继承了第二代总线体系结构最有用的特点， 并且采用了一些新的技术成果。使得它的数据吞吐率可以达到很高的程度。 基于这样的背景，本文设计了一个基于PCIe总线的高速RS编解码数据传输系 统。而RS码作为纠 错 码技术之 一在 通信的 各个领域 都得 到了大 规模的应 用 ， 因 其 编 码 算 法 的 相 对 简 单 有 效 ， 本 文 选 择 了 RS 编 解 码 数 据 的 传 输 ， 通 过 Matlab实现RS编码，而RS译码则采用的是Xilinx公司的rs_decoder IPCore。 本文的主要目标是实现基于PCIe总线的高速串行数据传输，会从硬件逻 辑和软件驱动两部分阐述系统。在硬件逻辑部分，先是对 PCIe协议进行了介 绍与研究，接着给出了整个数据传输系统的设计方案。整个数据传输系统的 硬件设计采用了模块 化的设计结构，分为PCIe IPCore的生成调用、PCIe用户 逻辑、数据缓存及RS译码器等主要模块。其中利用FPGA内PCIe硬核实现PCIe 总 线 协 议 ， 使 用 verilogHDL实现 FPGA内部 PCIe总 线 端 点 的 逻 辑 功 能 、 FIFO 缓存、PCIe总线逻 辑 与RS译码器 接口 以及 中断控 制等 功能。 PCIe总线 端点 逻辑又将分为接收模块、发送模块、DMA模块分别进行设计。在代码编写之 后对各功能模块进行了严格地功能仿真。软件方面，设计了基于 Linux操作系 统环境的PCIe设备驱动。在论文最后，建立了数据传输系统系统的软硬件验 证环境并对其进行了 FPGA 的系统测试。测试的最终结果显示该数据传输系 统能够完成预期的功能，稳定正确地进行数据传输。 关键词：PCIe总线；FPGA；数据传输；PCIe设备驱动 -I- Abstract With the development of technological eraof the times, the processing speed of many hardware devices such as computers are becoming higher and higher.What’s more, with the improvement of the performance of several mining equipment, high-speed and high-capacity data is to be transmitted fast, reliably, real-time in the test. Some parallel bus or AMBA bus can not meet the high requirements. However, PCIe bus is a serial bus to achieve the highest data rate at present. PCIe architecture is inherited the most useful features of a second-generation bus archi