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南 京 理 工 大 学 EDA设计（II） 实验报告 作 者: 耿乐 学 号： 913000710013 学院(系): 教育实验学院 专 业: 测控技术与仪器 指导老师： 姜 萍 实验日期： 2016.03 摘 要 本次实验课题是基于QuartusII软件、SmartSOPC实验系统硬件而理论设计并验证的一个多功能数字钟。该数字钟完全采用verilog语言描述，实现了计时、校时、校分、复位、保持和整点报时等基本功能，并在此基础上添加了模式切换、秒表计时、闹钟、彩铃等附加功能。最后下载到SmartSOPC实验系统中进行调试和验证以确保工程设计的正确性。本实验设计采用Top-down及模块化设计思想，独立设计出各功能电路，并进行整合，最终得到性能完善的数字钟系统。 关键词： verilog，多功能数字钟，多模式切换，Top-down Abstract This project is to use the software QuartusII to design a multi-function digital clock and use SmartSOPC experiment system to verify it. The digital clock complete with verilog language description. It includes timekeeping, hour-devision, minute-division, reset, maintain and hourly chime and other basic functions. Moreover, on the basis of the above functions, additional features such as the mode switching, stopwatch, alarm, bell and so on are added. Finally, the whole project is downloaded to SmartSOPC experiment system to debug and test to ensure the correctness of the engineering design.The experimental design using Top-down and modular design, the independent design of each functional circuit, and integration, and ultimately improve the performance of the obtained digital clock system. Keywords: verilog, Multi-function digital clock, mode-switch, Top-down目 录 TOC \o 1-3 \h \u HYPERLINK \l _Toc11218 一、 设计要求 PAGEREF _Toc11218 1 HYPERLINK \l _Toc3282 1. 题目简介 PAGEREF _Toc3282 1 HYPERLINK \l _Toc13754 2. 设计基本要求 PAGEREF _Toc13754 1 HYPERLINK \l _Toc2427 3. 设计提高部分 PAGEREF _Toc2427 1 HYPERLINK \l _Toc19509 二、 整体方案 PAGEREF _Toc19509 2 HYPERLINK \l _Toc3521 三、 基础模块设计 PAGEREF _Toc3521 2 HYPERLINK \l _Toc8421 1. 分频模块 PAGEREF _Toc8421 2 HYPERLINK \l _Toc16723 2. 基本计时模块 PAGEREF _Toc16723 4 HYPERLINK \l _Toc28388 a. 秒模块 PAGEREF _Toc28388 4 HYPERLINK \l _Toc9298 b. 分模块 PAGEREF _Toc9298 6 HYPERLINK \l _Toc18840 c. 时模块 PAGEREF _Toc18840 7 HYPERLINK \l _Toc18752 d. 保持模块 PAGEREF _Toc18752 8 HYPERLINK \l _Toc31567 e. 校时校分模块 PAGEREF _Toc31567 9 HYPERLINK \l _Toc5060 3. 整点