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第3章 Verilog-HDL语言 3.1 模块的结构 3.2 数据类型 3.3 运算符和表达式 3.4 语句 3.5 基本逻辑单元描述实例 3.6 测试程序的设计 3.1 模 块 的 结 构 1．模块的结构 Verilog-HDL的基本设计单元是“模块”。一个模块由两部分组成，一部分描述接口，另一部分描述逻辑功能。例如对图3-1所示的电路描述如下： 图3-1 逻辑电路图 module AOI(A,B,C,D,E); // 模块名为AOI ? input A,B,C,D; // 定义模块的输入端口A，B，C，D output E; // 定义模块的输出端口E assign E= ~ ((AB) | (CD)); // 模块内的逻辑描述 endmodule 从上面的例子可知，电路原理图符号的管脚也就是程序模块的端口，程序模块内描述了电路原理图所实现的逻辑功能。 一个Verilog-HDL程序包括四个主要部分：端口定义、I/O说明、内部信号说明和功能定义。 1) 模块的端口 模块的端口定义声明了模块的输入/输出端口。其格式为： module 模块名(端口名1，端口名2，端口名3，...)；