同步开关噪声SSN.pdf

6. 同步开关噪声(SSN)分析和优化 June 2012 QII52018-12.0.0 QII52018-12.0.0 FPGA 设计已经从小型可编程电路发展成为与百万级门 ASIC 电路竞争的设计。同时 ,FPGA 的 I/O 数和设计的逻辑密度要求已经以指数的方式增加。FPGA 中的高速接口 , 包括高速串行接口和存储器接口 , 需要 PCB 上谨慎的接口设计。设计师在设计阶段中 必须提前解决这些接口的时序和信号完整性要求。同步开关噪声 (SSN) 通常通过引起 信号失真导致信号完整性降低 , 从而减少系统的噪声容限。 当今复杂的 FPGA 系统设计在没有解决输入和输出 FPGA 的信号的完整性问题的情况下 是未完成的。Altera 建议通过 Quartus® II 中的 FPGA 的完整的 SSN 分析，PCB 布局之 前在 FPGA 设计中提前执行 SSN 分析。本章节介绍 Quartus II SSN 分析器工具并且涵 盖以下几方面内容 : ■ “ 定义” 第 6–1 页 ■ “ 理解 SSN” 第 6–2 页 ■ “SSN 评估工具 ” 第 6–5 页 ■ “SSN 分析概述 ” 第 6–5 页 ■ “ 对于 SSN 分析优化设计 ” 第 6–8 页 ■ “ 执行 SSN 分析和查看结果” 第 6–15 页 ■ “ 降低 SSN 分析的处理时间” 第 6–16 页 定义 本章节所使用的术语如下所示 : Aggressor : 导致被干扰对象 I/O 管脚的噪声的输出或双向信号 PDN : 电源分配网络 QH : 管脚上的静高电平信号 QHN : 管脚上的静高噪声 , 以伏特测量 QL : 管脚上的静低电平信号 QLN : 管脚上的静低噪声 , 以伏特测量 SI : 信号完整性 (SSN 的超集 , 涵盖所有的噪声源 ) SSN : 同步开关噪声 SSO : 同步切换输出 ( 为输出或双向管脚 ) © 2011 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are trademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified as trademarks or service marks are the property of their respective holders as described at /common/legal.html. Altera warrants performance of its ISO semiconductor products to current specifications in accordance with Alteras standard warranty, but reserves the righ