数字逻辑组合逻辑电路..ppt

2、3线－8线译码器 74LS138内部线路 74LS138的真值表 74LS138的逻辑框图 2. 七段数字译码显示系统 逻辑图如下： （2）常用的四位集成比较器 TTL型集成电路 CMOS型集成电路 将两个四位二进制数A3A2A1A0与B3B2B1B0进行比较，比较结果通过FABFABFA=B端输出。若要扩展比较器的位数时就要用到级连输入端AB，AB，A=B。 （3）四位比较器的工作原理 1）由高位往低位逐级比较； 2）AiBi（Li） 输出端FAB=1，其它输出端都输出0； AiBi（Mi）输出端FAB=1，其它输出端都输出0； 3）当比到A3=B3，A2=B2，A1=B1，A0=B0时，再比级连输入端输入的数据，这时输出就等于级连输入的结果。 Ai=Bi（Gi）则比较下一位，直到全等时，输出端 FA=B=1，其它输出端都输出0； 4）若在比较的过程中，出现Ai≠Bi，则级连输入端的信息无效。 （4）四位比较器的真值表 A=B AB AB G0 G0 G0 M0 L0 G1 G1 G1 G1 G1 M1 L1 G2 G2 G2 G2 G2 G2 G2 M2 L2 G3 G3 G3 G3 G3 G3 G3 G3 G3 M3 L3 A0比B0 A1比B1 A2比B2 A3比B3 FA=B FAB FAB g m l 1 0 0 0 0 0 0 0 0 0 0 G 0 1 0 ? ? ? ? ? ? ? ? A1=B1 A1=B1 A1=B1 A1=B1 A1=B1 A1B1 A1B1 ? ? ? ? 0 0 1 0 1 0 1 0 1 0 1 L 0 ? ? ? A2=B2 A3=B3 1 0 0 A0=B0 A2=B2 A3=B3 0 ? ? ? ? A3B3 0 ? ? A0B0 A2=B2 A3=B3 0 1 0 A0=B0 A2=B2 A3=B3 1 ? ? A0B0 A2=B2 A3=B3 1 ? ? ? A2B2 A3=B3 1 ? ? ? ? A3B3 0 1 0 M 比较后的输出 0 ? ? A0=B0 ? ? A2=B2 A2=B2 A2B2 1 ? ? 级连比较输入 A3=B3 A3=B3 A3=B3 四位比较输入 （5）逻辑表达式 【例】 用两片74LS85构成八位二进制数据比较器 1）将八位二进制数分为高四位A7~A4、B7~B4和低四位A3~A0、B3~B0，分别各用一片芯片进行比较处理。 2）再将低四位的级连比较输入端设为： AB端为0，A=B端为1，AB端为0。(低四位全部相等时，不会有错误的输出) 3）最后将低四位的比较结果分别对应地输出到高四位的级连输入端： 即： AB端接FAB端， A=B端接FA=B端， AB 端接FAB端。 【解】 两片74LS85构成八位二进制数据比较器连线图 §3-6-2 加法器 （1）加法器 完成两个一位二进制数加法(不考虑低位 的进位)的电路称为半加器。所以输入端有两 个(加数Bi和被加数Ai)，输出端也有两个(本位 和Si和向高位的进位Ci) 加法器是计算机的重要部件之一，它是完成算术加法运算的逻辑单元电路。 （2）半加器 半加器的真值表、逻辑表达式和电路如下： 1 1 1 0 Si Ci 0 0 Bi 1 0 Ai 0 0 0 1 0 1 1 0 完成两个一位二进制数加法，并且考虑低位来的进位的电路称为全加器。所以输入端有三个(加数Bi和被加 数Ai还有低位来的 进位Ci-1)，输出端 仍有两个(本位和Si和向高位的进位Ci) 1）全加器真值表 （3）全加器 1 1 1 1 0 0 0 0 Ai 1 1 1 1 0 1 1 0 0 1 1 1 1 0 1 0 0 1 0 1 1 0 0 1 1 0 Si 0 0 Ci 0 0 Ci-1 0 0 Bi 2）全加器逻辑表达式 3）全加器逻辑电路 1 1 1 1 0 0 0 0 Ai 1 1 1 1 0 1 1 0 0 1 1 1 1 0 1 0 0 1 0 1 1 0 0 1 1 0 Si 0 0 Ci 0 0 Ci-1 0 0 Bi （4）用半加器实现全加器 真值表 函数达式表 实现的逻辑图 对于n位的操作数要用n个全加器。 （5）（四位）串行加法器 直接将四个全加器串接起来就可以组成四位串行进位加法器。 串行加法器的优点是：电路简单、连线方便。 缺点是：高位的运算必须要等到低位运算完毕后，有一个进位送上来才能作高位的运算。因此运算速度非常慢。如果每通过一个全加器产生二级门的延迟，那么总延时是8级。 计算机