可编程逻辑器件基本结构和电路表示方法8.3 可编程阵.ppt

图8.7.7 ispLSI1032的时钟网络结构 8.7.7 边界扫描 边界扫描测试(Boundary Scan Test)技术 是一种融可测性设计与硅芯片设计为一体的技术. 美国电气与电子工程师学会(IEEE)于1990年正 式承认了JTAG(Joint Test Action Group)标准, 并定名为IEEE1149.1—90。边界扫描测试(BST) 技术克服了测试复杂数字电路板的技术障碍，提 供了快速、高效的样品测试及在系统测试。 Lattice提供两种在系统编程方法：第一种 是标准的Lattice ISP接口及优化的编程状态机; 第二种是ISP的JTAG接口，即符合IEEE1149.1 (JTAG)规范所定义的边界扫描测试标准的接口. JTAG接口未对ISP编程进行优化，但设计者能 够利用边界扫描测试接口对同一链路上的Lattic e ISP器件进行编程。 Lattice针对电路板级的连续性测试也提供 两种解决方案。第一种如ispLSI3000、 5000 V、6000、8000系列器件，引脚较多且连续性 测试困难，则提供与IEEE1149.1边界扫描测试 标准完全兼容的测试能力。第二种如ispLSI 1000和2000，引脚数目较少，Lattice开发了与 边界扫描测试完全兼容的且能模拟JTAG连续性 测试的宏逻辑模块，在连续性测试完成后，ISP 器件就可以被编程为正常的工作状态。 图8.7.8所示为边界扫描片方框图。有五个 输入：TDI为测试数据串入端；TCK是与串行移 位寄存器有关的边界扫描时钟端；TMS是测试 模式选择输入； 是复位信号端；BSCAN 是边界扫描使能端。有两个输出：TDO是测试 数据输出端；另一个是去I/O单元，边界扫描寄 存器。 图8.7.8 边界扫描片方框图 I/O单元的边界扫描寄存器如图8.7.9所示。 由图可知，每个I/O单元包括三个寄存器，两个 锁存器和五个多路选择器，用以捕获I/O单元的 状态或者设置单元输出通道的状态，或者作为一 个普通I/O单元使用。 边界扫描寄存器(BSR)需要一个单独单元 输入，如图8.7.10所示。单独单元的输入可以只 有它的状态捕获，只需一个MUX和一个寄存器. 图8.7.9 I/O单元的边界扫描寄存器 图8.7.10 边界扫描寄存器的一个单独单元输入 8.7.8 用户电子标签（UES）和保密位 ISP器件具有一个用户电子标签(User Elec tronic Signature，UES)单元，该单元可以存储 这一器件的编程文件名、编程时间、所在电路系 统的名称等信息。这一单元可以读出也可以写入, 而且在器件加密后也不受影响。它可以用来确认 器件的内部编程模式，当编程模式被擦除时，该 单元也随之被删除。 ISP器件具有一个保密位，用来防止对片内 编程模式的非法复制。保密位一但被编程，就无 法读出片内的编程模式。保密位是否编程可以在 产生熔丝图文件时选择。 本 章 小 结 可编程逻辑器件(Programmable Logic D evice，PLD)是20世纪70年代发展起来的一种新 型逻辑器件，是目前数字系统设计的主要硬件基 础。目前生产和使用的PLD产品主要有PROM、 现场可编程逻辑阵列(Field Programmable Log ic Array，FPLA)、可编程阵列逻辑(Programm able Array Logic，PAL)、通用阵列逻辑(Gene ric Array Logic，GAL)、可擦除的可编程逻辑 器件(Erasable Programmable Logic Device, EPLD)、复杂可编程逻辑器件(Complex Progra mmable Logic Device，CPLD)、现场可编程 门阵列(Field Programmable Gate Array，FP GA)等几种类型。其中EPLD、CPLD、 FPGA 的集成度较高属于高密度PLD。 可编程逻辑器件种类较多，不同厂商生产 的可编程逻辑器件的结构差别较大，可编程逻辑 器件的基本结构由输入缓冲电路、与阵列、或阵 列、输出缓冲电路四部分组成。其中输入缓冲电 路主要用来对输入信号进行预处理，以适应各种 输入情况，例如产生输入变量的原变量和反变量; “与阵列”和“或阵列”是可编程逻辑器件的主体， 能够有效地实现“积之和”形式的布尔逻辑函数； 输出缓冲电路主要用来对输出信号进行处理，用 户可以根据需要选择各种灵活的输出方式(组合 方式、时序方式)，并可将反馈信号送回输入端, 以实现复杂的逻辑功能。 1