基于边界扫描的处理器测试分析与研究-电子与通信工程专业论文.docxVIP

论文独创性声明本论文是我个人在导师指导下进行的研究工作及取得的研究成果。论文中除 论文独创性声明 本论文是我个人在导师指导下进行的研究工作及取得的研究成果。论文中除 了特别加以标注和致谢的地方外，不包含其他人或其它机构已经发表或撰写过的 研究成果。其他同志对本研究的启发和所做的贡献均已在论文中作了明确的声明 并表示了谢意。 作者签名 主三鹾 日期叫纽[!! 论文使用授权声明 本人完全了解复旦大学有关保留、使用学位论文的规定，即：学校有权保留 送交论文的复印件，允许论文被查阅和借阅；学校可以公布论文的全部或部分内 容，可以采用影印、缩印或其它复制手段保存论文。保密的论文在解密后遵守此 规定。 作者签名：』班导师签名：壶兰堑兰7日期 摘要由F奔腾处理器功能同趋复杂，性能刁i断提高，处理器测试的成本和覆盖率面I临 摘要 由F奔腾处理器功能同趋复杂，性能刁i断提高，处理器测试的成本和覆盖率面I临 很严重的挑战。本项目针对处理器不同单元研究了基丁．边界扫描的可测性设计方法， 并开发相关测试程序，完成处理器的测试』1=作。 本论文一共分为七章。第一章引入了可测性设计的概念，并介绍了边界扫描设计 和II班E 1149．1标准，之后几章的可测性设计都基于此标准进行开发。第二章针对时 序电路介绍了扫描链的可测性设计。扫描链是把时序单元前后串接然后灌入测试代码 进行串行测试的一种方法。可以有效地检测出时序电路存在的缺陷。第三章介绍了针 对处理器缓存丌发的DAT测试和PBIsT测试，并对两种测试的性能进行了比较，针对 不同的缓存单元选取不同的测试方法完成测试。第四章讲述了交流参数时序测试。此 测试利用芯片输入、输出管脚内部结构完成交流参数时序的自测试。从而解决了由于 处理器外频速度的不断提高而由测试设备的局限所带来的瓶颈。从而实现降低芯片的 测试成本。第五章介绍了针对逻辑电路的结构化功能测试。结构化功能测试对逻辑电 路进行分块处理，实现测试的高效率和高覆盖率。第六章简要交代了此次开发所使用 的测试设备的性能和特点。第七章分各测试项提供了具体的测试方法，测试参数，测 试数据，并对测试结果进行了分析。在各章节都附有电路图和原理图，按图论理，力 求与事实相符，通俗易懂。 关键词：可测性设计边界扫描处理器测试 中图分类号：TP206+．1 AbstractWim Abstract Wim thc development of the CPU technology，CPU testing had f-aced c11allenge of cost and tcst coverage．This project studied DFT designed for di虢rent CPu modules a11d me DFT developed based on the boundary scan．The test progra士Il was deVeloped to implement a11metestfortheCPUDFT． The thesis is divided into 7 ch alrters．The first chaner introduced what is DFT a11d What is Boundar)t Scafl．The charter is me foundation of all the test methodology discussed in this papet The Scan Cbajn teSt was discussed in山e second charteL ScaIl chain is designed to test sequential circuit jn the CPU．Charter three aIlalyzed 2 di船rent teSt method“DAT” and“PBIS T’’For Cache testing．After comp撕ng t11ese 2 me廿10d the、ve can an锄ge the d确brent method for di舒brent caches arrays．The AC timing test was discussed jn cbarter fouL It’s the method whjch can reduce the tester speed requirement to test CPU AC timing 口erf-oImance．The矗Rh cha出r discussed the SBFT designed I’or Logic circuit testing．Thjs test will increase me testing