华南理工大学数字系统设计实验2报告.pdfVIP

实验二 组合逻辑、时序逻辑基本模块电路设计 地 点： 31号 楼 312 房； 实验台号： 12 2017 11 24 实验日期与时间： 年 月 日 评 分： 预习检查纪录： 批改教师： 报告内容： 一、实验要求  3-8 完成 译码器的仿真实验设计，并且将编译好的程序生成可下载文件，将生成文 USB-blaster FPGA 件通过 为 编程；  设计一个将系统时钟50MHz 分频为1Hz 的时钟的分频器，并且将编译好的程序生 USB-blaster FPGA 成可下载文件，将生成文件通过 为 编程；  USB-blaster usb-