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5.3 元件声明与元件例化语句 元件声明与例化语句属于结构化建模设计。用于VHDL的层次化设计的上层设计。是对上层单元中的元件或模块进行端口定义，用元件例化语句指名所定义的模块或元件与该单元中其它相连的器件的连接映射关系。 上层中所定义模块的内部功能由对应的下层单元实现。 1. 元件声明格式 定义：对所调用的较低层次的实体模块（元件） 的名称、端口类型、数据类型的声明。 语法： 元件声明类似实体声明（entity） component 元件名 [generic (类属声明)；] [port (端口声明)；] end component; 例：元件声明 可在以下部分声明元件： 结构体（Architecture） 程序包（Package） 块（Block） 被声明元件的来源： VHDL设计实体； 其它HDL设计实体； 另外一种标准格式的文件，如EDIF或XNF； 厂商提供的工艺库中的元件、IP核。 2. 元件的例化 定义：把低层元件安装到当前层次设计实体内部的过 程。 包括：元件端口的映射、类属参数的传递。 语法： 例： u1：ADD generic map (N = 4) port map (x，y，z，carry)； 元件例化名：例化元件名称 [ generic map ( 类属名称 = 表达式 {，类属名称 = 表达式 } )]； port map ([例化元件 端口名称 = ] 连接实体端口名 {，[例化元件端口名称 = ] 连接实体端口名}）； PORT MAP 端口映射方式： （1）名称关联方式： 例化元件端口名 =连接实体端口名、信号名 例：U1：or2 port map(o = n6, i1 = n3, i2 = n1) 端口名连接位置可以是任意的。 （2）位置关联方式： 例化元件端口名 和符号“=”都可以省去。只列出 连接的实体端口名就可以了。但要求连接实体端口 名的排列方式与例化元件定义的端口名一一对应。 例：U1：or2 port map( n3, n1，n6 )。 ENTITY exam is PORT( ea, eb :IN STD_LOGIC_VECTOR(3 DOWNTO 0); ey : OUT STD_LOGIC); END exam ; ARCHITECTURE exam_arch OF exam IS COMPONENT compare PORT( a : IN STD_LOGIC_VECTOR(3 DOWNTO 0); b : IN STD_LOGIC_VECTOR(3 DOWNTO 0); y : OUT STD_LOGIC ); END COMPONENT; --元件声明 BEGIN u1 : compare PORT MAP ( ea, eb, ey) ; --元件例化 END exam_arch ; 人有了知识，就会具备各种分析能力， 明辨是非的能力。 所以我们要勤恳读书，广泛阅读， 古人说“书中自有黄金屋。 ”通过阅读科技书籍，我们能丰富知识， 培养逻辑思维能力； 通过阅读文学作品，我们能提高文学鉴赏水平， 培养文学情趣； 通过阅读报刊，我们能增长见识，扩大自己的知识面。 有许多书籍还能培养我们的道德情操， 给我们巨大的精神力量， 鼓舞我们前进。 * 作用：定义系统（或模块）的行为、元件及内部的连 接关系，即描述其功能。 3 种描述方式： 行为描述：数学模型、功能级描述。 数据流