先进DRAM技术中Rugged-poly制程的改善方案.pdf

中，仍然找不到任何其他可取代的元件。其中最主要的原因就是精简的 1T1C 元件 組合，使 DRAM 存储单元永远维持密度最高，单位制造成本最低的电子元件。由 DRAM 发展的最近十五年历史来看（图 1.2），完全遵循摩尔定律(Moor’s law)的预 测发展，DRAM 单元尺寸，设计规格每一代（~3 年）减小 0.7 倍，单元大小每一 代缩小1/3~1/2。自1Mb DRAM 以来，每三年算是一个世代，每个世代的产品容量 增加四倍，但 Chip 的面积只增加百分之四十。换算成单位单元所占的面积（cell area ），相当于每个新世代缩小为原来的三分之一。但从每个世代的设计规格来看， 线性尺寸只是前一世代的百分之七十，相当于二分之一面积的缩小。也就是说直接 的将前一世代的设计以微影缩小的方式是无法达到三分之一面积的设计規格。往往 需要配合新工艺的开发以达到新的存储器单元设计規格。 在存储器元件面积以每世代三分之一的速率缩小时，每一个晶体管元件工作时 所需的电容（单位面积的储存电荷）却大致维持不变。如何能在元件面积减少的同 时，设计出电容相等的电容器是 DRAM 技术发展中最重要的科题之一。在 1Mb DRAM 世代之前的电容器多属2D 设计，上下电极板面积受限于元件平面设计尺寸。 在进入4Mb 时代后，电容器设计进入3D 时代。以硅晶表面为界，向上及向下分別 图1.2 DRAM 单元尺寸， 设计规格和芯片大小与.每一代产品的关系 Fig.1.2 DRAM Generation of cell size ， chip size and design rule 发展出堆叠式电容器STC (Stack Capacitor)，及沟渠式电容器TRC (Trench Capacitor) 两大主流。前者以增加电极板单位面积的表面积(Fin ，HSG) ，及高介电系数材料 （Ta O ，BST ）的研发为主。后者则以增加深沟长度为主要手段。 2 5 – 4 – 1.2.2 DRAM 的结构 任何存储器 IC 均包含存储器阵列(Array)和周边电路(Periphery)等两大类的线 路， DRAM IC 也一样。所谓周边电路就是一些逻辑电路，如行解码器(Row Decoder) ，列解码器(Column decoder) ，感应放大器(Sense Amplify) ，位址缓冲区 (Address Buffer)，资料输出入缓冲区(I/O Buffer) ，时钟产生区(Clock Generator)及直 流电压产生器(DC Generator)等。DRAM 的存储器阵列(Array)，包含DRAM 单元， 由分别掌管阵列X-Y 矩阵的字线(Word Line， 简称为WL)与位线(Bit Line， 简称 为BL)所控制。行与列解码器则用以将传自存储器控制器(Memory Controller)的位址 (Address)讯号加以解码并对应到单元阵列中相匹配的行与列。这样便可以对特定的 DRAM 单元进行资料的读取或写入。而这些资料在送出DRAM 或存入DRAM 之前， 将先暂存于资料输入缓冲区内，以作为该DRAM IC 与存储器控制器间的一个缓冲； 位址讯号在进入DRAM 的行或列解码器之前也将先暂存在位址缓冲区的回路内，以 缓冲该存储器控制器舆DRAM 间的时序匹配。如图1.3 所示。 图1.3 DRAM 电路结构 Fig.1.3 DRAM circuit structure 每个 DRAM 单元包括一个 NMOS 晶体管(Access Device) 和一个电容器 （Capacitor ）串联。电容器是以多晶硅(Polysilicon)为上电极（Cell Plate ，简称为CP ） 和下电极(Storage Node，简称为 SN)且以二氧化硅/氮化硅为介电质(Dielectric)所组