基于FPGA的等精度频率计的设计与实现.PDFVIP

电子下载站 资料版权归合法所有者所有 严禁用于商业用途 基于FPGA 的等精度频率计的设计与实现 莫 琳 (广西大学计算机与电子信息学院 广西 南宁) 摘 要：利用等精度测量原理，通过 FPGA 运用VHDL 编程设计一个数字式频率计，精度范围在 DC～100 MHz，给出实现代码和仿真波形。设计具有较高的实用性和可靠性。 关键词：FPGA；等精度；频率计；VHDL 现场可编程门阵列 FPGA(Field Programmable GateArray)属于 ASIC 产品，通过软件编程对目标器件 的结构和工作方式进行重构，能随时对设计进行调整，具有集成度高、结构灵活、开发周期短、快速可靠 性高等特点，数字设计在其中快速发展。 本文介绍了一种利用 FPGA 实现DC～100 MHz的自动切换量程数字等精度频率计的实现方法，并给出 实现代码。整个系统在研制的 CPLD/FPGA 实验开发系统上调试通过。 1 等精度测频原理 频率的测量方法主要分为 2 种方法： (1)直接测量法，即在一定的闸门时间内测量被测信号的脉冲个数。 (2)间接测量法，例如周期测频法、V-F 转换法等。 间接测频法仅适用测量低频信号。 基于传统测频原理的频率计的测量精度将随被测信号频率的下降而降低，在实用中有较大的局限性， 而等精度频率计不但具有较高的测量精度，而且在整个频率区域能保持恒定的测试精度。 本设计频率测量方法的主要测量控制框图如图1所示。图1中预置门控信号GATE是由单片机发出，GATE 的时间宽度对测频精度影响较少，可以在较大的范围内选择，只要FPGA中 32 b计数器在计 100 M信号不溢 出都行，根据理论计算GATE的时间宽度Tc可以大于 42．94 s，但是由于单片机的数据处理能力限制，实际 的时间宽度较少，一般可在 10～0．1 s间选择，即在高频段时，闸门时间较短；低频时闸门时间较长。这 样闸门时间宽度Tc依据被测频率的大小自动调整测频，从而实现量程的自动转换，扩大了测频的量程范围； 实现了全范围等精度测量，减少了低频测量的误差。 欢迎光临中国最大的电子工程师应用网站 网址： 电子下载站 资料版权归合法所有者所有 严禁用于商业用途 图1 中BZ Counter和DC Counter是 2 个可控的 32 b高速计数器(100 MHz)，BZ ENA和DC ENA分别是他 ＿ ＿ ＿ ＿ 们的计数允许信号端，高电平有效。基准频率信号从BZ Counter的时钟输入端BZ CLK输入，设其频率为F ； ＿ ＿ b 待测信号经前端放大、限幅和整形后，从与BZ Counter相似的 32 b计数器DC Counter的时钟输入端DC CLK ＿ ＿ ＿ 输入，测量频率为Fx 。 测量开始，首选单片机发出一个清零信号CLR，使2 个32 b的计数器和D触发器置0，然后单片机再发 出允许测频命令，即使预置门控信号GATE为高电平，这时D触发器要一直等到被测信号的上升沿通过时，Q 端才被置 1，即使BZ ENA和DC ENA同时为 1，将启动计算器BZ Counter和DC Counter，系统进入计算允许 ＿ ＿ ＿ ＿ 周期。这时，计数器BZ Counter和DC Counter分别对被测信号和标准频率信号同时计数。当T 秒过后，预 ＿ ＿ c 置门控信号被单片机