华科计算机数字逻辑实验分析研究方案计数器的设计.docVIP

个人收集整理 仅供参考学习 个人收集整理 仅供参考学习 PAGE / NUMPAGES 个人收集整理 仅供参考学习 实验名称：计数器地设计 专业班级： 学 号： 姓 名： 同组成员： 指导教师： 报告日期：2013.6.11 1、系统需求 PC 个人计算机 ISE14.2软件 D.V 文件 D.UCF 文件 USB下载线 Adept软件 开发板Basys2 2、实验内容： 用电平异步时序逻辑电路，实现上升沿触发地D触发器(无空翻).需要一个复位信号RESET,和一个置位信号RET,均为低电平有效.b5E2RGbCAP 接线： 输入信号： DIN[0] 接板子上SW0（FPGA内部“p11”）； DIN[1] FPGA内部 L3 DIN[2] FPGA内部 K3 DIN[3] FPGA内部 B4 CLK --FPGA内部“A7” LOADFPGA内部 F3 CLRFPGA内部 E2 MFPGA内部 N3 输出信号： DOUT[0]FPGA内部 M5 DOUT[1]FPGA内部 M11 DOUT[2]FPGA内部 P7 DOUT[3]FPGA内部 P6 QCCFPGA内部 G1 3、实验目地: 当你完成整个项目之后,你将学会以下地功能. （1）利用ISE14.2地软件开启一个Spartan3E地项目. （2）撰写一个简单地Schematic原理图,利用语法检查器(Syntax Check)来修 正语法地错误 （3）产生测试模板(Test Bench) 来辅助你地设计. （4）加入系统所需地Constraints 文件.(UCF file) （5）完成整个设计流程.并产生D.bit文件. （6）利用Adept软件来烧录D.bit 文件到FPGA. 4、实验过程 4.1 verilog代码 `timescale 1ns / 1ps module ADDER(LOAD,CLR,CLK, M,DIN,DOUT,QCC); input LOAD; wire LOAD; input CLR; wire CLR; input CLK; input M; wire M; input [3:0] DIN; wire [3:0] DIN; output QCC; reg QCC; output [3:0] DOUT; wire [3:0] DOUT; reg [3:0] counter; assign DOUT = counter; always @( posedge CLK or negedge LOAD or negedge CLR)p1EanqFDPw begin if (!CLR) counter = 0; else if(!LOAD) counter = DIN; else begin if(M==1) begin if( counter == 4b1111) begin counter = 4b0000; QCC = 0; end else begin counter = counter +1; QCC = 1; end end else begin if( counter == 4b0000) begin counter = 4b1111; QCC = 0; end else begin counter = counter -1; QCC = 1; end end end end endmodule 4.2 设计仿真 4.2.1编辑激励： `timescale 1ns / 1ps module test; // Inputs reg LOAD; reg CLR; reg CLK; reg M; reg [3:0] DIN; // Outputs wire [3:0] DOUT; wire QCC; // Instantiate the Unit Under Test (UUT) ADDER uut ( .LOAD(LOAD), .CLR(CLR), .CLK(CLK), .M(M), .DIN(DIN), .DOUT(DOUT), .QCC(QCC) ); always #20 CLK=~CLK; initial begin // Initialize Inputs LOAD = 0