定稿-一种基于DSP和FPGA的高速数字锁相放大器.docVIP

定稿-一种基于DSP和FPGA的高速数字锁相放大器 PAGE 第 PAGE \* Arabic \* MERGEFORMAT 2 页第 PAGE \* Arabic \* MERGEFORMAT 2 页第 PAGE \* Arabic \* MERGEFORMAT 2 页第 PAGE \* Arabic \* MERGEFORMAT 2 页第 PAGE \* Arabic \* MERGEFORMAT 2 页 说 明 书 摘 要 一种基于DSP和FPGA的高速数字锁相放大器，包括参数收发模块、AD转换器、滤波和放大电路、DA转换器、显示模块、基于DSP的正交相敏解调模块、基于FPGA的CORDIC波形发生模块、方波信号生成模块，其中参数收发模块完成PC机对FPGA和DSP的参数配置；CORDIC波形发生模块可以产生与目标信号同频的单位正弦波形，将其送入AD转换器并经过待测对象得到待测信号；同时方波信号生成模块生成两路方波参考信号，与待测信号在正交相敏解调模块中进行正交矢量运算，得到目标信号的幅值及相位；得到的结果通过参数收发模块传递到PC机显示，也可通过显示模块直接显示。本发明和传统锁相放大器相比，调制频率大于参考频率，消除互相关运算中的乘法，采用DSP和FPGA共同实现。 摘 要 附 图 权 利 要 求 书 1、一种基于DSP和FPGA的高速数字锁相放大器，其特征在于：包括参数收发模块（1）、DA转换器（3）、滤波和放大电路（5）、AD转换器（6）、显示模块（8）、基于DSP的正交相敏解调模块（7）、基于FPGA的CORDIC波形发生模块（2）和方波信号生成模块（4），其中参数收发模块（1）收到来自PC机的命令，对DSP和FPGA进行参数配置；CORDIC波形发生模块产生与目标信号同频的正弦波，将其送入DA转换器（3），再经过待测对象得到待测信号，待测信号经过滤波和放大电路（5），送入AD转换器（6），将其产生的离散序列送入基于DSP的正交相敏解调模块（7）；方波信号生成模块（4）将CORDIC波形发生模块（2）产生的正弦波形sin(ω0t)提取奇次谐波产生两路方波参考信号Square(ωt)和Square(ωt+π/2)；依据互相关检测原理，待测信号与这两路方波参考信号分别在正交相敏解调模块（7）中进行载波运算，产生两路载波信号，并分别通过低通滤波器滤除交流分量，保留直流分量，再进行解调运算，得到目标信号的幅值和相位，后直接送入显示模块（8）显示，也可通过参数收发模块（1）送入PC机进行显示。 2、根据权利要求1所述的一种基于DSP和FPGA的高速数字锁相放大器，其特征在于：基于Xilinx公司的Spartan6系列的FPGA和基于TI公司的C6000系列的DSP，使用单位方波信号作为参考信号，即用加法和减法来代替正交矢量运算中的乘法，减轻处理器负担，并使得调制频率远大于参考频率，其中AD转换器的采样频率和调制频率存在以下关系： ? 其中?s为采样频率，?m 调制频率和参考频率存在以下关系： ? 其中?m为调制信号频率，? PAGE 说 明 书 一种基于DSP和FPGA的高速数字锁相放大器 技术领域 本发明涉及信号处理领域，具体涉及一种基于DSP和FPGA的高速数字锁相放大器。 背景技术 锁相放大器相对于其他的微弱信号检测方法，具有更高的稳定性和灵活性。锁相放大器利用信号的相关性来提取信号，相关性检测可以最大限度的压缩带宽，抑制噪声。传统的锁相放大器采用模拟元器件来实现，但这样会引进更多的噪声。目前，数字锁相放大器得到越来越多的应用。 但市面上常见的数字锁相放大器，如SR830、HF2LI等，其参考信号为正弦信号和余弦信号，在进行互相关检测的时候要进行大量的乘法运算，且调制频率必须和参考频率一致，不仅在一定程度上增加了系统的复杂性，还降低了数字锁相放大器的实时检测速度。 发明内容 本发明要解决的技术问题是：克服现有数字锁相放大器的不足，提出一种基于DSP和FPGA的高速数字锁相放大器。 本发明解决上述技术问题采用的技术方案是：一种基于DSP和FPGA的高速数字锁相放大器，包括参数收发模块、DA转换器、滤波和放大电路、AD转换器、显示模块、基于DSP的正交相敏解调模块、基于FPGA的CORDIC波形发生模块和方波信号生成模块，其中参数收发模块收到来自PC机的命令，对DSP和FPGA进行参数配置；CORDIC波形发生模块产生与目标信号同频的正弦波，将其送入DA转换器，再经过待测对象得到待测信号，待测信号经过滤波和放大电路，送入AD转换器，将其产生的离散序列送入基于DSP的正交相敏解调模块；方波信号生成模块将CORDIC波形发生模