基于FPGA的RS（255，239）译码器的设计与实现.pdfVIP

第 24 卷 第 1 期 电子设计工程 2016 年 1 月 Vol.24 No.1 Electronic Design Engineering Jan. 2016 基于FPGA 的RS（255 ，239 ）译码器的设计与实现 ， 胡雪川 1 2 ， 刘会杰 1 （1. 上海微小卫星工程中心 上海 201210 ； 2. 上海科技大学 信息学院 ， 上海 200031 ） 摘要 ： 为 了解 决 在 译码 中 存 在的 译 码 过程 复 杂 、译码 速 度 慢和 专 用 译码 器 价 格高 等 问 题 ，以 （ ， ） 码 为 RS RS 255 239 例 ，采 用 了 基于 改 进 的 无 求 逆 运 算 的 Berlekamp-Massey （BM ） 迭 代 算 法 。 结 合 FPGA 平 台 ，利 用 Xilinx ISE 软 件 和 Verilog 硬件描述语言 ，对译码器中各个子模块进行了设计和仿真 。整个译码器设计过程采用流水线处理方式 。时序仿 真结果表明在保证错误符号不大于 8 个的情况下 ，经过 295 个固有延迟之后 ，每个时钟周 期 均可 连 续 输出 经 校 正的 码字 ，该 RS 译码器的纠错能力能够达到预期要求 。 关键词 ： RS 译码器 ； FPGA ； 改进型 BM 算法 ； 流水线 中图分类号 ： 文献标识码 ： 文章编号 （ ） TN914 A ： 1674－6236 2016 01-0099-04 Design and implementation of RS 255 239 decoder based on FPGA （ ， ） 1 2 1 ， HU Xue鄄chuan ， LIU Hui鄄jie （1. Shanghai Engineering Center For Microsatellites ， Shanghai 201210 ， China ； ， ， ， ） 2. School of Information Science and Technology ShanghaiTech University Shanghai 200031 China