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第六届（2016年）北京大学生集成电路设计大赛专栏 基于FPGA的高速峰值检测模块设计 大连东软信息学院电子工程系 高锦阳 谢 浩 杨云棋 【摘要】 本文是根据2016年集创北方企业杯赛题要求所设计的高速峰值检测模块，可以在 640个16位宽的有符号数里，快速找到最高的5个 峰值的位置，并将5个峰值点的行坐标及列坐标作为模块的输出。 【关键词】 高速 FPGA ；定位； 比较 ；排序 3.1.6 7段数码管显示模块：显示系统找到最大的五个数据以及 1 引言 对应数据的行列信息。 3.1.7 二进制数转BCD码模块：用于7段数码管的显示译码。 高速峰值检测技术(PDK, Peak Detector)一直都是数字采集卡 3.1.8 顶层模块：例化其他子模块，并且增加按键消抖功能 与数字存储示波器中的关键技术之一。在日常生产实践中，对最大 （本项目有开始键）。 峰值的检测与定位也一直是众多领域的需求之一。峰值检测用来实 3.2 运行原理分析 现对尖峰干扰脉冲信号的捕捉或高占空比信号的检测，以及类似发 3.2.1 Ram 中的数据本身不含有行列信息，利用计数器读取储 生在采样周期内极大的冲击信号的检测。 存器中的数据，同时同步运行行列计数器，在读取数据时，需将数 峰值检测的分模拟与数字两种实现方法，模拟峰值检测电路就 据本身和计数器的值（行列值）合并存入缓存模块，这样就得到了 是一个特殊的硬件电路，用电容电压的方法来存储信号的峰值，采 含有行列信息的数据。 集速度很慢。相比来说围绕ADC构成的数字式峰值检测器就可以按 3.2.2 缓存模块由4个寄存器组组成，每个寄存器组储存21个数据， 照一个更高采样速度对信号进行采样，通过检测模块测量出极大、 最后一列0用于数据隔离（因为比较模块利用3x3九宫格形式，周围的数据 极小值存入RAM等待排序与筛选，就此可以实现高频信号的检测。 地址是以正中间的数据的地址为基准的偏移地址，例如扫描模块当中间 扫描到19、39、59这样的行末尾时，右边的数据本应该为空，但是偏移地 2 赛题分析 址会跳到当前行的下一行，这样就会出错），数据从第一行依次存入缓 存模块，当前两行存满时，比较模块开始从第一列0地址逐行扫描比较。 2.1 设计要求：在640个16位宽的有符号数里，快速找到最高 四行都储存满时，重新从第一行存入，覆盖原来的数据。 的5个峰值的位置，并将5个峰值点的行坐标及列坐标作为模块的输 出。640个数据是按照32行20列的方式存储于单口RAM里。峰值是 指该数据的绝对值大于自己周围的8个数据的绝对值。 2.2 设计指标：时钟频率：不能低于30Mhz ；时长：需要的时 间越短越好。 2.3 实现方式：硬件选用Xilinx公司的V5系列FPGA ，软件使用 图3.2 缓存模块 ISE （ ） 3.2.3 比较模块为3x3九宫格形式，周围的数据地址是以正中间 的地址为基准的偏移地址，同时从缓存模块取数，利用中间的值和 3 高速峰值检测模块的硬件电路设计 周围8个数据的值进行比较，当缓存模块两行数据储存满时，比较 模块开始运行，流程演示如下： 现场可编程逻辑器件(Field Programm