基于游标环形的全数字锁相环研究与设计-微电子学与固体电子学专业论文.docxVIP

RESEARCHANDDESIGNOFALL-DIGITALPHASELOCKED-LOOPBASEDONVERNIERDELAYRINGAThesisSubmittedtoUniversityofElectronicScienceandTechnologyofChinaMajor:MicroelectronicsandSolid-stateelectronicsAuthor:ZhouBiaoAdvisor:Prof.ZhangBoSchool:SchoolofMicroelectronicsandSolid-stateelectronic独创性声明本人声明所呈交的学位论文是本人在导师指导下进行的研究工作及取得的研究成果。据我所知，除了文中特别加以标注和致谢的地方外，论文中不包含其他人已经发表或撰写过的研究成果，也不包含为获得电子科技大学或其它教育机构的学位或证书而使用过的材料。与我一同工作的同志对本研究所做的任何贡献均已在论文中作了明确的说明并表示谢意。作者签名：日期：年月日论文使用授权本学位论文作者完全了解电子科技大学有关保留、使用学位论文的规定，有权保留并向国家有关部门或机构送交论文的复印件和磁盘，允许论文被查阅和借阅。本人授权电子科技大学可以将学位论文的全部或部分内容编入有关数据库进行检索，可以采用影印、缩印或扫描等复制手段保存、汇编学位论文。（保密的学位论文在解密后应遵守此规定）作者签名：导师签名：日期：年月日摘要锁相环路作为频率和相位同步电路，在现代时钟电路中起着至关重要的作用，几乎所有的高频时钟电路当中都会用到锁相环。传统的锁相环中含有模拟电路，其性能和面积受到模拟电路的限制。随着数字电路的快速发展，全数字的锁相环的应用而生。全数字锁相环不仅具有抗干扰能力强、可移植性好、面积小和功耗低等优点，且环路捕获时间短。时间数字转换器是全数字锁相环的一个重要的组成部分，它的性能直接影响着全数字锁相环的性能。时间数字转换器的分辨率大小决定了数字锁相环的输出频率与参考频率的靠近程度，且其检测范围与全数字锁相环的输出频率动态范围有关。本文提出了一种新型的时间数字转换器电路结构--游标环形时间数字转换器，该结构解决了时间数字转换器的分辨率与动态范围之间的矛盾。本文设计的游标环形时间数字转换器的分辨为8ps左右，其动态范围可以达到无限大。本文首先介绍了锁相环的发展史和研究现状，比较了传统锁相环与全数字锁相环的优缺点。然后分别详细阐述了锁相环和全数字锁相环的原理、结构和数学模型，重点描述了全数字锁相环各个模块，包括鉴频鉴相器、时间数字转换器、数字环路滤波器和数控振荡器等，分析了他们在电路中的作用，列举并比较了他们的经典结构，其中，重点的解释了游标环形时间数字转换器电路的工作原理。最后对本文设计的全数字锁相环进行详细描述，包括各个电路模块的设计过程和仿真结果，其中以游标环形时间数字转换器的电路为主，给出了其工作原理以及仿真结果。在文章的最后，本文基于游标环形时间数字转换器的设计过程，简单阐述了数字IC电路设计流程，以及在设计过程中需要注意的细节。本文设计的全数字锁相环采用的是0.13μmCMOS工艺，完成了所有电路的设计和仿真，且全数字锁相环路的输出频率能够正常锁定，环路的锁定时间为20μs，频率分辨率大约为90KHz，其输出频率在107MHz时的抖动为129ps。此外，还对其子电路游标环形时间数字转换器进行了版图设计，并进行了流片。关键词：全数字锁相环，鉴相器，游标环形时间数字转换器，数字滤波器，数控振荡器ABSTRACTAsfrequencyandphasesynchronizationcircuit,Phase-LockedLoop(PLL)playsavitalroleinmodernclockcircuit.Almostallhigh-frequencyclockcircuitsusePLL.TraditionalPLLcontainsanalogcircuits,itsperformanceandareaarelimitedtotheanalogcircuit.Withtherapiddevelopmentofdigitalcircuits,all-digitalphase-lockedloop(ADPLL)appears.ComparedwithtraditionalPLL,ADPLLhassomeadvantageslikestrongercapabilityofanti-jamming,betterportability,smallersizeandlowerpowerconsumption,italsohasashorterloopcapturedtime.Time-to-digitalconverter(TDC)i