基于数据通路的FPGA布图系统-微电子与固体电子学专业论文.docxVIP

摘 摘 要： f l随着商业FPGA芯片规模日益扩大以及内部逻辑和布线资源时延不断减小， ＼ 其应用领域亦日益扩大。在数据通路(Datapath)电路领域的应用更是突飞猛 进，在很多应用设计中(比如通信系统)，直接在FPGA应用系统中嵌入一个DSP或 MCU核已变得常见[19][20]。然而，现有的FPGA底层设计工具中，时延优化都是 面对随机逻辑电路的，布局布线时也没有考虑到Datapath电路单元间信号流向以 及单元内版图的规整属性，事实上，对具有大量数据通路单元的电路系统，关 键部件的内部时延已成为制约系统性能的重要因素，直接使用总线网最短或割 线最少的目标函数往往使诸如乘法器，加法器等运算部件效果不理想，这就直接 导致了datapath电路性能的降低。其次，FPGA布图算法的效率非常依赖其资源 结构。对于具有进位链，具有有为数据通路而设计的长短线资源的FPGA的新结 构，如果仍然利用传统的布图器，则新结构的优势就得不到体现。由于这些原 因，基于Datapath电路的CAD算法得到了一定的研究，并且取得了一系列的成果。 本文将在回顾这些研究的基础上，结合具有数据通路资源的FPGA，提出～种基 于数据通路结构的FPGA—CAD系统构架，并且在此基础上提出并实现了一种基于 Oatapath电路的布图算法。＼． 基于Datapath电路的FPGA布图问题是一个特殊的规划问题，待布局的目标 包括硬模块，软模块，以及随机逻辑的逻辑单元(LC)。本文结合FPGA和Datapath 的相应特点，提出了一种利用改进的模拟退火布局算法来完成混合布局和布图 规划问题的新策略。这种策略直接对电路模块进行处理而不将它平面化成Lc，从 而使问题的规模大大降低，同时模块结构的保留使FPGA中的数据通路特性比如 快速进位链得阻方便的利用。本文还采用了考虑异步时钟的时延分析模型，使 得时延和时序的分析更具实用性和有效性，最后布通率和时延驱动的改进路径 查找布线算法使各种布线资源能够被灵活协同地发挥各自的长处。实验证明， 此布图策略对FPGA的混合布局切实可行，并且与平面网情况相比，布图结果也 得到了很大的改善。 关键字：现场可编击j阵列@GA并数茹通路，希局，希线，布卤巍划 中图分类号：TN431 摘要和a录Abstract： 摘要和a录 Abstract： Field Programmable Gate Arrays(FPGAs)are a recent kind of programmable logic device．They allow the implementation of integrated digital electronic circuits without requiring the complex optical， chemical and mechanical processes used in a conventional chip fabrication． FPGAs can be embedded in traditional system design flows to perform prototyping and emulation tasks．In addition，they also enable novel applications such reconfigurable computers with hardware dynamically adaptable to a specific problem．The growing chip capacity now allows even the implementation of CPUs and DSPs on single FPGAs．However，current design automation tools trace their roots to times of very 1imited FPGA sizes，and are primarily optimized for the implementation of random glue logic．The wide datapaths common to CPUs and DSPs are only processed with reduced performance． In this paper，we present a practical datapath based FPGA compiling system，and implement an novel annealing simulated algorithm based placer and pathfinder algori