异步FIFO结构及FPGA设计-Read.DOC

异步FIFO结构及FPGA设计 ? 摘要：首先介绍异步FIFO的概念、应用及其结构，然后分析实现异步FIFO的难点问题及其解决办法；在传统设计的基础上提出一种新颖的电路结构并对其进行综合仿真和FPGA实现。 关键词：异步电路 FIFO 亚稳态 格雷码 1 异步FIFO介绍 在 现代的集成电路芯片中，随着设计规模的不断扩大，一个系统中往往含有数个时钟。多时钟域带来的一个问题就是，如何设计异步时钟之间的接口电路。异步 FIFO（First In First Out）是解决这个问题一种简便、快捷的解决方案。使用异步FIFO可以在两个不同时钟系统之间快速而方便地传输实时数据。在网络接口、图像处理等方面， 异步FIFO得到了广泛的应用。 异 步FIFO是一种先进先出的电路，使用在需要产时数据接口的部分，用来存储、缓冲在两个异步时钟之间的数据传输。在异步电路中，由于时钟之间周期和相位完 全独立，因而数据的丢失概率不为零。如何设计一个高可靠性、高速的异步FIFO电路便成为一个难点。本文介绍解决这一问题的一种方法。 图1是异步FIFO的结构框图。 由 图1可以看出：整个系统分为两个完全独立的时钟域——读时钟域和写时间域；FIFO的存储介质为一块双端口RAM，可以同时进行读写操作。在写时钟域部 分，由写地址产生逻辑产生写控制信号和写地址；读时钟部分由读地址产生逻辑产生读控制信号和读地址。在空/满标志产生部分，由读写地址相互比较产生空/满 标志。 2 异步FIFO的设计难点 设计异步FIFO有两个难点：一是如何同步异步信号，使触发器不产生亚稳态；二是如何正确地设计空、满以及几乎满等信号的控制电路。 下面阐述解决问题的具体方法。 2.1 亚稳态问题的解决 在 数字集成电路中，触发器要满足setup/hold的时间要求。当一个信号被寄存器锁存时，如果信号和时钟之间不满足这个要求，Q端的值是不确定的，并且 在未知的时刻会固定到高电平或低电平。这个过程称为亚稳态（Metastability）。图2所示为异步时钟和亚稳态，图中clka和clkb为异步时 钟。 亚稳态必定会发生在异步FIFO中。图中在异步FIFO中，电路外部的输入和内部的时钟之间是毫无时间关系的，因此setup/hold冲突是必然的；同 在电路内部的两个没有关系的时钟域之间的信号传递，也必须会导致setup/hold冲突。 虽然亚稳态是不可避免的，但是，下面的设计改进可以将其发生的概率降低到一个可以接受的程度。 ①对写地址/读地址采用格雷码。由实践可知，同步多个异步输入信号出现亚稳态的概率远远大于同步一个异步信号的概率。对多个触发器的输出所组成的写地址/读地址可以采用格雷码。由于格雷码每次只变化一位，采用格雷码可以有效地减少亚稳态的产生。 ②采用触发器来同步异步输入信号，如图3中的两极触发器可以将出现亚稳态的几率降低到一个很小的程度。但是，正如图3所示，这种方法同时带来了对输入信号 的一级延时，需要在设计时钟的时候加以注意。 2.2 空/满标志的产生 空/满标志的产生FIFO的核心部分。如何正确设计此部分的逻辑，直接影响到FIFO的性能。 空/ 满标志产生的原则是：写满不溢出，读空不多读。即无论在什么进修，都不应出现读写地址同时对一个存储器地址操作的情况。在读写地址相等或相差一个或多个地 址的时候，满标志应该有效，表示此时FIFO已满，外部电路应对FIFO发数据。在满信号有效时写数据，应根据设计的要求，或保持、或抛弃重发。同理，空 标志的产生也是如此，即： 空标志=(|写地址-读地址|=预定值)AND（写地址超前读地址） 满标志=（|写地址-读地址|=预定值）AND(读地址超前写地址) 最直接的做法是，采用读写地址相比较来产生空满标志。如图4所示，当读写地址的差值等于一个预设值的时候，空/满信号被置位。这种实现方法逻辑简单，但它 是减法器形成的一个比较大的组合逻辑，因而限制了FIFO的速度。所以，一般只采用相等不相等的比较逻辑，避免使用减法器。 ? 图5是另外一种常用的设计，比较器只对读写地址比较是否相等。在读写地址相等的时候有两种情况：满或者空。所以，附加了一个并行的区间判断逻辑来指示是空 还是满。这个区间判断逻辑将整个地址空间分为几个部分，以指示读写地址的相对位置。这种做法提高了整个电路的速度，但是也有其缺点。主要是直接采用读写地 址等于不等于的比较逻辑来进行空/满标志的判断，可以带来误判。 3 新颖的FIF0空/满标志控制逻辑 3.1 对读写地址的分析 由 以上对FIFO的分析可以看出，由地址直接相减和将地址相互比较产生空/满标志都不可取。如何简单地进行直接比较，又不提高逻辑的复杂程度呢？对地址加延 时可以做到这一点。设读地址为Rd_bin_addr，用读地址Rd_addr产生读地