试验12a集成触发器集成计数器及译码显示电路.PDF

实验 12a 集成触发器、集成计数器及译码显示电路 实验目的 1. 验证基本 RS 、D 、JK 触发器的逻辑功能。 2. 了解十进制加法计数器和减法计数器的工作过程。 3. 了解计数、译码、显示电路的工作状态。 实验原理 在数字电路中，除了组合电路以外，还有一种时序电路，它的输出不仅与当前时刻的输 入状态有关，而且与电路原来状态有关。而触发器是组成时序电路中存储部分的基本单元， 具有保持、记忆、存储功能。它有两个输出端 Q 和Q ，当 Q=0 ，Q =1 时，称触发器为“0 ” 状态；当 Q=1 ，Q =0 时，称触发器为“1”状态。在触发器无输入信号时，能保持其原来状 态。 按触发器逻辑功能的不同，可分为基本 RS 、D 、JK 等各种类型。 1． 基本 RS 、D 、JK 触发器 (1) 基本RS 触发器 用两个与非门构成的基本 RS 触发器，其逻辑图如图 3.12a.1 所示，逻辑功能特性见表 3.12a.1 。 Q Q