IntelArria10收发器PHY用户指南.PDF

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2019-04-05 发布于天津
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IntelArria10收发器PHY用户指南.PDF

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® ® Intel Arria 10 收发器 PHY 用户指南 ® ® 针对 Intel Quartus Prime 设计套件的更新： 17.1 订阅 UG-01143 | 2017.11.06 反馈官网最新文档：PDF | HTML 内容内容 ® 1 Arria 10 收发器 PHY 概述 8 1.1 器件收发器的布局 9 1.1.1 Arria 10 GX 器件收发器的布局 10 1.1.2 Arria 10 GT 器件收发器的布局 14 1.1.3 Arria 10 GX 和 GT 器件的封装详情 15 1.1.4 Arria 10 SX 器件收发器的布局 16 1.1.5 Arria 10 SX 器件的封装详情 18 1.2 收发器 PHY 体系结构概述 19 1.2.1 收发器 Bank 的体系结构 19 1.2.2 PHY 层收发器组件 24 1.2.3 收发器锁相环 26 1.2.4 时钟生成模块 (CGB) 27 1.3 校准 28 2 实现 Arria 10 收发器中的协议 29 2.1 收发器设计 IP 模块 29 2.2 收发器设计流程 30 2.2.1 选择和例化 PHY IP 内核 30 2.2.2 配置 PHY IP 内核 32 2.2.3 生成 PHY IP 内核 33 2.2.4 选择 PLL IP 内核 33 2.2.5 配置 PLL IP 内核 35 2.2.6 生成 PLL IP 内核 36 2.2.7 复位控制器 36 2.2.8 创建重配置逻辑 36 2.2.9 连接 PHY IP 到 PLL IP 内核和复位控制器 37 2.2.10 连接数据通路 37 2.2.11 进行模拟参数设置 37 2.2.12 编译设计 37 2.2.13 验证设计的功能性 38 2.3 Arria 10 收发器协议和 PHY IP 支持 38 2.4 使用 Arria 10 收发器 Native PHY IP 内核 42 2.4.1 预置(Preset) 44 2.4.2 普通参数和数据通路参数 44 2.4.3 PMA 参数 47 2.4.4 增强型 PCS 参数 50 2.4.5 标准 PCS 参数 56 2.4.6 PCS Direct 60 2.4.7 动态重配置参数 60 2.4.8 PMA 端口 65