西安交大电子技术基于某HDL地组合逻辑实验.doc

PAGE \* MERGEFORMAT 6 成绩 西安交通大学实验报告 成绩 第 页（共 页） 课程 电子技术实验 实 验 日 期 ： 年 月 日 专业班号： 电气12 组别： 交报告日期： 年 月 日 姓 名： 崔彧菲 学号： 2110401038 报 告 退 发 ： （订正、重做） 同 组 者_____________________________ 教师审批签字： 实验名称： 基于HDL的组合逻辑实验 一．实验目的 1.学习使用ISE软件生成一个新的工程文件； 2学习使用HDL进行电路设计； 3.学习编辑顶层文件和用户约束文件 4.熟悉仿真、综合、实现及FPGA配置等； 5.熟悉在Basys2开发板啥简单外围设备的控制。 二．预习内容 1.使用HDL设计一逻辑功能y=~(ab|cd): 1.1 HDL源文件（Verilog）： module gates1( input a, input b, input c, input d, output z ); assign z=~(ab|cd); endmodule 1.2 Basys2约束文件： NETaLOC=P11; NETbLOC=L3; NETcLOC=K3; NETdLOC=B4; NETzLOC=M5; 1.3 仿真文件： module text_gates1; // Inputs reg a; reg b; reg c; reg d; // Outputs wire z; // Instantiate the Unit Under Test (UUT) gates1 uut ( .a(a), .b(b), .c(c), .d(d), .z(z) ); initial begin // Initialize Inputs a = 0;b = 0;c = 0;d = 0； // Wait 100 ns for global reset to finish #100; // Add stimulus here #100 a=1;b=0;c=0;d=0; #200 a=1;b=1;c=0;d=0; #200 a=1;b=0;c=1;d=0; #200 a=1;b=0;c=0;d=1; #200 a=1;b=1;c=1;d=0; #200 a=1;b=1;c=0;d=1; #200 a=1;b=1;c=1;d=1; #200 a=0;b=1;c=0;d=0; #200 a=0;b=0;c=1;d=0; #200 a=0;b=0;c=0;d=1; #200 a=0;b=0;c=1;d=1; #200 a=0;b=1;c=1;d=0; #200 a=0;b=1;c=0;d=1; #200 a=0;b=1;c=1;d=1; #200 a=1;b=0;c=1;d=1; end endmodule 1.4 仿真测试截图： 2.设计一个4选1多路选择器： 2.1 HDL源文件（Verilog）： module mux( input wire a, input wire b, input wire c, input wire d, input wire s, input wire r, output wire y ); assign y=~(s|r)a|~srb|s~rc|srd; endmodule 2.2 Basys2约束文件： NETaLOC=P11; NETbLOC=L3; NETcLOC=K3; NETdLOC=B4; NETsLOC=G3; NETrLOC=F3; NETyLOC=M5; 2.3 仿真文件： module text_mux; // Inputs reg a; reg b; reg c; reg d; reg s; reg r; // Outputs wire y; // Instantiate the Unit Under Test (UUT) mux uut ( .a(a), .b(b), .c(c), .d(d), .s(s), .r(r), .y(y) ); initial begin // Initialize Inputs a = 1; b = 0; c = 1; d = 0; s = 0; r = 0; // W