大规模集成电路CAD 第六章自动布局、布线及SOC简介.ppt

第一章 VLSI的概述 第一章 VLSI的概述 第6章 自动布局布线及SOC简介 6.1 自动布局布线 6.2 SOC的技术简介 6.3 VLSI设计发展方向 6.1 自动布局布线 自动布局布线定义 自动布局、布线是将门级网表（netlist）转换成版图（layout），并对各个电路单元确定其几何形状、大小及位置，同时要确定 单元之间的连接关系 方法有两种，一种是手工画版图实现，另一种是用自动布局布线工具实现（Auto Place and Route，APR） VLSI设计的自动布局、布线必须借助EDA工具完成 比较著名的自动布局、布线工具：AVant！/Synopsys的ApolloII、Cadence、Synopsys、Mentor等公司的工具。 在Cadence中进行布局规划的工具为Preview，进行自动布局布线的引擎有四种：Block Ensemble、Cell Ensemble、Gate Ensemble和Silicon Ensemble，其中，Block Ensemble适用于宏单元的自动布局布线，Cell Ensemble适用于标准单元或标准单元与宏单元相混合的布局布线，Gate Ensemble适合于门阵列的布局布线，Silicon Ensemble主要用在标准单元的布局布线中。 自动布局布线流程 标准单元库 按电路种类划分 核心逻辑单元库 I/O单元 硬核模块生成器 按设计阶段划分 逻辑综合库 单元的仿真库 物理版图库 延时模型库 数据准备和输入 网表(netlist): 由逻辑综合工具生成的，以标准逻辑单元表示的逻辑网络（EDIF网表） 标准逻辑单元库/工艺库： 由EDA/Foundary厂商合作提供；如：Artisan Components的TSMC0.25um CMOS标准单元库和输入/输出单元库) 标准逻辑单元库的库单元种类繁多，形式多样，以满足不同阶段的ASIC设计的需求 设计约束 芯片的总体功耗、时序要求和面积 布局规划、预布线、布局 布局规划 是面向物理版图的划分，不同于逻辑设计时模块的划分。 布局规划可估算出较为精确的互连延迟信息、预算芯片的面积，分析布线的稀疏度。 布局规划从版图上将芯片设计划分为不同的功能块，布置输入/输出端口，对功能块、宏模块、芯片时钟及电源分布进行布局方案设计，根据设计要求对一些单元或模块之间的距离进行约束和控制。 在深亚微米设计中，合理的总体布局规划可以提高综合的连线延迟模型的准确性，从而更快的达到时序收敛，减少设计的重复。 预布线 预布线的目的就是要在版图设计上为布线留必要的通道 预布线包括宏单元的电源、地、信号的布线，焊盘单元的布线及芯片核心逻辑部分的电源环、电源网络的布线 布局 布局就是进行网表中单元的放置，这一步可以使用综合时产生的时序约束来驱动布局，以使布局后的连线延迟更接近综合的连线延迟模型，更快的达到Timing Closure 。 布局要求将模块在满足一定的目标函数的前提下布置在芯片上的适当位置，并要求芯片面积最小、连线总长最短、电性能最优并且容易布线。 时钟树综合 在芯片版图设计中，时钟树的设计是非常重要的，数字系统中一切的电路行为都是在时钟的严格同步下进行的。 系统中的时钟负载很大，而且遍布整个芯片。这样就造成了较大的本地时钟间的相对延时，也叫时钟偏斜(Clock Skew)，时钟偏斜严重影响电路的同步，会造成时序紊乱。 时钟树 时钟树综合就是为了保证时钟的设计要求，对芯片的时钟网络进行重新设计的过程，包括: 时钟树的生成 缓冲的插入 时钟网络的分层 时钟网络形式 最常用的时钟网络是H-树和平衡树 一些时钟树的实例 时钟树插入及增加驱动器 时钟信号延时与具体的版图密切相关，所以在逻辑综合的时候一般忽略时钟的处理，而在布局布线设计中进行插入时钟树操作。 为了实现时钟延时的总体平衡，对时钟信号进行树状插入驱动(buffer)。 布线 布线是根据电路连接的关系，在满足工艺规则和电学性能的要求下，在指定的区域内完成所需的全部互连，同时尽可能地对连线长度和通孔数目进行优化。 完成预布线以后，一些特定网络的布线，如时钟、总线等一些关键路径需要严格保证其时序要求；在布线中，这些关键路径的布线被赋予较高的优先级，有时甚至进行手工布线。 全局布线 布线工具首先把版图区域划分为不同的布线单元，同时建立布线通道； 对连线的网络连接方向和占用的布线资源(布线通道和过孔)、连线的最短路径等进行确定； 对布线的拥塞程度进行估计，调整连线网络过度拥塞的部分。 版图检查与验证 DRC:Design Rule Check设计规则检查 ERC:Electronic Rule Check电学设计规则 LVS:Layout vs Schematic Che