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第四章验证与VCS使用 本章将讲述的内容： 第一 节验证 。 什么是验证 。 为什么需要验证 。 验证的重要性 。 如何进行验证 第二节VCS简单使用方法 2.]什么是VCS 2.2VCS可以做什么 2.3怎样进行验证 2.4VCS的工作方式 2.5VCS使用方法举个简单例子 2.6VirSim的图形方式和每个窗口的介绍 附录A. VCS的参数 附录B. vi.rsim简明帮助 附录C. simv简明帮助 第一节验证 当代码编写完之后 ， 怎么确定是正确的呢 ， 代码能不能符合设计要求， 能不能完成所需 要的功能， 这就是验证所要做的工作。验证在设计中有很重要的地位， 从设计流程中可以看 一 到 ， 几乎设计工作每前 步， 都要进行验证。 对验证的要求 ， 大多数人认为只要编译通过之后 ， 能实现功能就可以了 ， 其实决不仅仅 这么简单 ， 验证的目的应该是尽量多的找到代码中的错误， 不管是编写错误还是功能错误， 找出的错误越多， 验证工作就做的越好越好． 既然验证这么重要 ， 如何进行验证呢？对于验证来说 ， 不同等级的验证， 它的方法是不 一 样的 ， 什 ， 从设计流程 （下图）可以看到 ， 验证可以大致分为单独子模块 么 是验证的 等级 验证 、 功能模块验证、 系统顶级验证 。 。 单独子梑块验证 ， 福要做的工作是验证它的功能和逻辑是否符合设计要求 。 功能模块验证 ， 需要验证这个模块的功能可不可以满足要求 ， 是否会有非法数据或不 该有的输出 ， 错误的状态等。 。 系统顶级验证 ， 更关注于系统整体的行为方式 ， 模块间的联系和通讯， 总线信号， 数 据流路径是否满足设计要求， 数据处理或时序正确与否等， 一 验证隔 要 个支持 的平台， 这就是 test_ bench, 在这个测试平台上 ， 有激励信号产生器 、 被测模块、 响应分析和监测器 ， （下图） 激励与控制： 输入端口设置， 测试向址， 测试模式设置 ， 同步。 响应分析 器和监测器：可以及时监控输出信号变化， 可以判断输出信号是正确、合法、错误、 非法等等 。 Stjmulus Monitor Module ＆ ＆ Control Ana lyzer testbench可以用verilog描述语言搭建， 也可以用C语言编写 ， 如果用C语言编写 ， 还 擂要相关的编译器并和与verilog的接口 。 第二 节VCS 的简单使用方法 2.1什么是VCS VCS的全称是VerilogCom p 仆e Simulator, 是Synopsys公司的强有力的电路仿真工具， 可 以进行电路的时序模拟。 2.2 vcs 的工作方式 VCS运行首先把输入的verilog源文件编译， 然后生成 可执行的模拟文件， 也可以生成 VCD或者VCD+记录文件。