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 带流水线输出的 Mealy 状态机下一个状态 = F(当前状态，输入信号)； 输出信号 = G(当前状态，输入信号)； 输出 图3 带流水线输出的Mealy 状态机 下一状态 的逻辑 F 输出 逻辑 G 状态 寄存器 时钟信号clk clk 输入 输入 当前状态 激励信号 输出流水线寄存器 clk 输入 简单的状态机设计举例 状态转移图表示 RTL级可综合的 Verilog 模块表示 有限状态机的图形表示 图形表示：状态、转移、条件和逻辑开关 图3.4 状态转移图 Idle Start Stop Clear A/K1=0 !A A/K2=1 !Reset /K2=0 K1=0 !Reset /K2=0 K1=0 （!Reset |!A ）/ K2=0 K1=1 !Reset /K2=0 K1=0 有限状态机的Verilog描述 定义模块名和输入输出端口； 定义输入、输出变量或寄存器； 定义时钟和复位信号； 定义状态变量和状态寄存器； 用时钟沿触发的always块表示状态转移过程； 在复位信号有效时给状态寄存器赋初始值； 描述状态的转换过程：符合条件，从一个状态到另外一个状态，否则留在原状态； 验证状态转移的正确性，必须完整和全面。 表示方法之一 module fsm (Clock, Reset, A, K2, K1); input Clock, Reset, A; //定义时钟、复位和输入信号 output K2, K1; //定义输出控制信号的端口 reg K2, K1; //定义输出控制信号的寄存器 reg [1:0] state ;? //定义状态寄存器 parameter Idle = 2’b00, Start = 2’b01, Stop = 2’b10, Clear = 2’b11; //定义状态变量参数值 always @(posedge Clock) if (!Reset) begin //定义复位后的初始状态和输出值 state = Idle; K2=0; K1=0; end 表示方法之一（续） else case (state) Idle: begin if (A) begin state = Start; K1=0; end else state = Idle; end Start: begin if (!A) state = Stop; else state = Start; end 表示方法之一（续） Stop: begin //符合条件进入新状态，否则留在原状态 if (A) begin state = Clear; K2= 1; end else state = Stop; end Clear: begin if (!A) begin state = Idle; K2=0; K1=1; end else state = Clear; end endcase endmodule ? 表示方法之二 我们还可以用另一个 Verilog HDL模型来表示同一个有限状态， 见下例。（用可综合的Verilog模块设计用独热码表示状态的状态机） module fsm (Clock, Reset, A, K2, K1); input Clock, Reset, A; output K2, K1; reg K2, K1; reg [3:0] state ;? parameter Idle = 4’b1000, Start = 4’b0100,