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FPGA 设计的四个基本原则 编者注：《FPGA 设计指导原则》是我于 2003 年在 EDACN （EDA 设计论坛）上发出的原创帖子。后来广为传阅，并由很多热 心网友整理成一个小册子。但是近年来，我看到很多 FPGA，CPLD 等可编程逻辑设计方面的书籍直接全篇拷贝我的文章，而 且没有任何引用的信息，非常茫然。所以在百度上发帖，以正视听。另外直到今日，这些《指导原则》仍然在不断的更新和改 进中，对 FPGA/CPLD 设计者仍有帮助，很多从业者和学生发邮件和帖子希望能够看到比较完整的内容。我会抽时间将相关的 文章放在百度中。2011 年 12 月 30 日。 - Westor Wang Email: Westorwang@ 摘要：本文讨论了 FPGA/CPLD 设计的四个基本原则：面积和速度的平衡互换原则、硬件原则、系统原 则、同步设计原则等。这些原则都是 FPGA/CPLD 逻辑设计的内在规律的体现，希望通过本文，能够引起 大家对 FPGA/CPLD 设计规律的讨论与探索。 关键词：FPGA 面积和速度的平衡互换原则 硬件原则 系统原则 同步设计原则 本文简单讨论一下 FPGA/CPLD 设计的四个基本原则。FPGA/CPLD 设计的基本原则是 一个非常大的问题，不可能面面俱到，在此只能对常用的一些设计基本原则与方法提纲携领 地加以介绍，希望引起同事们的注意，如果大家能有意识的用这些原则指导日后的工作，不 断积累和充实自己，将取得事半功倍的效果！ 本文主要内容如下：  基本原则之一：面积和速度的平衡与互换；  基本原则之二：硬件原则；  基本原则之三：系统原则；  基本原则之四：同步设计原则； 1 基本原则之一：面积和速度的平衡与互换 这里“面积”指一个设计消耗 FPGA/CPLD 的逻辑资源的数量，对于FPGA 可以用所消 耗的触发器（FF ）和查找表（LUT ）来衡量，更一般的衡量方式可以用设计所占用的等价 逻辑门数。“速度”指设计在芯片上稳定运行，所能够达到的最高频率，这个频率由设计的 时序状况决定，和设计满足的时钟周期，PAD to PAD Time ，Clock Setup Time，Clock Hold Time，Clock-to-Output Delay 等众多时序特征量密切相关。面积（area ）和速度（speed ）这 两个指标贯穿着 FPGA/CPLD 设计的始终，是设计质量的评价的终极标准。这里我们就讨论 一下关于面积和速度的两个最基本的概念：面积与速度的平衡和面积与速度的互换。 面积和速度是一对对立统一的矛盾体。要求一个同时具备设计面积最小，运行频率最高 是不现实的。更科学的设计目标应该是在满足设计时序要求（包含对设计频率的要求）的前 提下，占用最小的芯片面积。或者在所规定的面积下，使设计的时序余量更大，频率跑得更 高。这两种目标充分体现了面积和速度的平衡的思想。关于面积和速度的要求，我们不应该 简单的理解为工程师水平的提高和设计完美性的追求，而应该认识到它们是和我们产品的质 量和成本直接相关的。如果设计的时序余量比较大，跑的频率比较高，意味着设计的健壮性 摘录自《FPGA 设计指导原则》 更强，整个系统的质量更有保证；另一方面，设计所消耗的面积更小，则意味着在单位芯片 上实现的功能模块更多，需要的芯片数量更少，整个系统的成本也随之大幅度削减。 作为矛盾的两个组成部分，面积和速度的地位是不一样的。相比之下，满足时序、工作 频率的要求更重要一些，当两者冲突时，采用速度优先的准则。面积和速度的互换是 FPGA/CPLD 设计的一个重要思想。从理论上讲，一个设计如果时序余量较大，所能跑的频 率远远高于设计要求，那么就能通过功能模块复用减少整个设计消耗的芯片面积，这就是用 速度的优势换面积的节约；反之，如果一个设计的时序要求很高，普通方法达不到设计频 率，那么一般可以通过将数据流串并转换，并行复制多个操作模块，对整个设计采取“乒乓 操作”和“串并转换”的思想进行运作，在芯片输出模块再在对数据进行“并串转换”，是 从宏观上看整个芯片满足了处理速度的要求，这相当于用面积复制换速度提高。面积和速度 的互换的具体操作有很多的技巧，比如模块复用，“乒乓操作”，“串并转换”等，需要大家 在日后工作中积累掌握。下面举例说明如何使用“速度换面积”和“面积换速度”。 例：如何使用“速度的优势换取面积的节约”？ 在某系统中使用到了快速哈达码（FHT ）