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eda四位全加器实验报告 　　实验一四位全加器的实现　　一、实验目的　　1、掌握图形编辑输入法　　2、掌握Quartus环境下文件的编译、仿真及下载方法　　3、了解VHDL语言的设计流程　　4、掌握quartus环境下VHDL的使用方法　　二、实验内容　　1、用图形/原理图法实现4位全加器。　　2、用VHDL语言实现4位全加器，必须使用元件例化。　　3、仿真并通过。　　3、下载到实验板，并验收　　三、实验步骤　　1、图形编辑发设计4位加法器　　新建图形文件，设计一位全加器，逻辑电路图如下图所　　示。　　图1-1　　将设计好的一位全加器进行例化，操作为　　file?Create/Update?Createsymbolfilesforcurrentfile，完成此操　　作后会在元器件符号表里找到刚刚做好的一位全加器。　　再新建一个图形文件，用四个已经做好的一位全加器级联成一个　　四位全加器，其逻辑原理图如图1-2所示。编辑好后保存文件，　　在文件列表里找到该文件，右键?SetasTop-levelEntity，将其设　　置为顶层文件，点击编译按钮就行编译。　　1　　图1-2　　新建波形文件，赋予每个输入端口某种输入信号，保存波形文件，　　进行功能仿真，观察输出端波形与输入信号关系是否正确。若不　　正确，查找问题所在并解决问题；若正确，则进行管脚分配，分　　配完毕后再编译一次使分配生效，连接DE2开发板到电脑，将文　　件下载到开发板进行验证。　　2、用VHDL语言设计4位加法器　　新建一个VHDL源文件，文件名为，使用VHDL实现一　　位全加器，其VHDL代码如下：　　LIBRARYIEEE;　　USE_LOGIC_;　　ENTITYadde1rIS　　PORT(A,B,Ci:INSTD_LOGIC;　　S,Co:OUTSTD_LOGIC);　　ENDadder1;　　ARCHITECTUREqadderOFadder1IS　　BEGIN　　PROCESS(A,B,Ci)　　VARIABLEn1,n2,n3:STD_LOGIC;　　BEGIN　　n1:=AANDB;　　n2:=AXORB;　　2　　n3:=CiANDn2;　　Co　　EDA实验报告书　　姓名：车琳班级：通信1101班　　学号：XX0　　实验一用原理图输入法设计4位全加器　　一、实验目的　　1）熟悉利用QuartusII的原理图输入方法设计简单组合电路；　　2）掌握层次化设计的方法；　　3）通过一个4位全加器的设计把握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。　　二、实验内容　　1）完成半加器、全加器和4位全加器的设计，包括原理图输入、编译、综合、适配、仿真、实验板上的硬件测试，并将此全加器电路设计成一个硬件符号入库。键1、键2、键3分别接ain、bin、cin；发光管D2、D1分别接sum和cout。　　2）建立一个更高的层次的原理图设计，利用以上获得的1位全加器构成的4位全加器，并完成编译、综合、适配、仿真和硬件测试。建议选择电路模式1：键2、键1输入4位加数：键4、键3输入4位被加数：数码6和数码5显示加和：D8显示进位cout。　　三、实验仪器　　1）计算机及操作系统；　　2）QuartusII软件；　　3）编程电缆。　　四、实验原理　　一个4位全加器可以由4个一位全加器　　构成，加法器间的进位可以串行方式实现，　　即将低位加法器的进位输出cout与相邻的　　高位加法器的最低进位输入信号cin相接。　　一个1位全加器可以参考教材介绍的方　　法来完成。1位全加器示意图如图1所示。　　其中，其中CI为输入进位位，CO为输出进位位，输入A和B分别为加数和被加数。S为输出和，其功能可用布尔代数式表示为：　　S?ABCi?ABCi?ABC?ABCi　　Co?ABCi?ABCi?ABCi?ABCi　　五、实验步骤　　1、完成半加器和全加器的设计，包括原理图输入、编译、综合、适配、仿真、实验板上的硬件测试，并将此全加器电路设计成一个硬件符号入库。键1、键2、键3分别接ain、bin、cin；发光管D2、D1分别接sum和cout。　　2、建立一个更高层次的原理图设计，利用以上获得的1位全加器构成4位全加器，并完成编译、综合、适配、仿真、和硬件测试。建议选择电路模式1：键2、键1输入4位加数：键4、键3输入4位被加数：数码6和数码5显示加和：D8显示进位cout。　　1、一位全加器设计输入　　1）创建文件。采用File\new菜单，创建图形文件。　　2）添加元件。采用菜单symbol\entersym