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eda数字钟设计报告 　　南昌大学实验报告　　学生姓名：学号：专业班级：卓越实验类型：□验证□综合■设计□创新实验成绩：　　实验四多功能数字钟设计　　一、实验设计　　1、数字显示当前的小时、分钟；　　2、闹钟和24小时计时显示；　　3、一个调节键，用于调节目标数位的数字。对调节的内容敏感，如调节分钟或秒时，保持按下时自动计数，否则以脉冲计数；　　4、一个功能键，用于切换不同状态：计时、调时、调分、调秒。　　二、实验步骤　　根据实验要求可以将该工程设计几个模块:　　1、秒计时模块　　代码：　　libraryieee;　　use_logic_;　　use_logic_;　　entitysecondisport(clk,reset,setmin:instd_logic;　　enmin:outstd_logic;　　sout:outstd_logic_vector(7downto0));　　endsecond;　　architecturebhvofsecondis　　signalcount:std_logic_vector(7downto0);　　signalenmin1,enmin2:std_logic;　　begin　　souteda数字钟设计报告)then　　ifcount16#23#then　　count=count+7;　　elsecount=;　　endif;　　elsifcount16#23#then　　count=count+1;　　EDA课程设计报告　　——数字钟设计　　班级：XX级　　学号：******　　姓名：陶庆权　　一、设计任务　　设计一台能显示时、分、秒的数字钟。具体要求如下：　　由实验箱上的时钟信号经分频产生秒脉冲；　　计时计数器用24进制计时电路；　　可手动校时，能分别进行时、分的校正；　　整点报时；　　选做：可设置闹时功能，当计时计到预定时间时，扬声器发出闹铃信号，闹铃时间为4s，并可提前终止闹铃。　　二、试验目的　　掌握时十进制、六进制和二十四进制计数器的设计方法。　　掌握多位计数器相连的设计方法。　　掌握多位共阴极扫描显示数码管的驱动及编码。　　三、总体设计方案　　本数字系统实现数字钟的基本的计时功能，输入8Hz的时钟，通过分频产生1Hz的时钟信号，采用24/12小时制计时，能显示时、分、秒。本系统还具有校正功能，可以进行时分的校时，当计时器运行到59分59秒开始报时，另外还可以设定闹钟，当按下闹铃开关时，可在规定时间闹铃，当开关复位时，闹铃停止。　　本数字钟实际上是一个对频率(1Hz)进行计数的计数电路。由于计数的起始时间不可能与标准时间一致，故需要在电路上加一个校时电路，同时分频后的1Hz时间信号必须做到准确稳定。通常使用石英晶体振荡器电路构成数字钟。数字钟的基本组成　　本数字钟的实现可分为以下几个模块：　　(1)秒计数模块：秒计数，在频率为1Hz的时钟下以60次为循环计数，并产生进位信号影响分计数；　　(2)分计数模块：分计数，在秒进位信号为高电平时，计数一次，同样以60次为一个循环计数，同时产生分进位信号影响时计数；　　(3)时计数模块：时计数，在分进位信号为高电平时，计数一次，以24/12次为一个循环计数；　　(4)频率产生模块：产生8Hz的计数频率，通过分频得到1Hz频率；(5)时间显示模块：数码管通过动态显示，同时进行一定频率的扫描显示时，分，秒。　　(6)时间设置模块：设置调试使能端，可以调时，分，秒。基本功能是在使能端为高电平时，可以使时和、分和秒循环计数；　　(7)整点报时模块：在秒计数到50秒时，同时分计数到59分开始，蜂鸣器产生四个时钟周期的鸣叫，到整点是产生两个时钟周期的鸣叫。　　(8)闹钟模块：在设定闹钟闹铃时间后，当闹钟使能端有效时，可在闹铃时间闹铃，通过人工拨0后停闹。　　一个基本的数字钟电路主要由译码显示器、“时”，“分”，“秒”计数器和定时器组成。干电路系统由秒信号发生器、“时”，“分”，“秒”计数器、译码器及显示器、电路组成。　　分频器电路：通常，数字钟的晶体振荡器输出频率较高，为了得到1Hz的秒信号输入，需要对振荡器的输出信号进行分频。通常实现分频器的电路是计数器电路，当计数满时则产生相应的跳变，从而得到想要的的分频后频率。　　时间计数单元：时间计数单元有时计数、分计数和秒计数等几个部分。时计数单元一般为12进制计数器或24进制计数器。　　译码驱动及显示单元：计数器实现了对时间的累计以8421BCD码形式输出，为了将计数器输出的8421BCD码显示出来。试验箱上有几种模式可供选择，选择模式5则自带有显示译码器，