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eda加法器实验报告 　　实验报告　　课程名称：EDA技术与FPGA应用设计　　课设题目：2位十进制计数器　　实验地点：信息学院楼CPLD实验室　　专业班级：　　学号：　　学生姓名：　　指导教师：张文爱　　XX年4月1日　　实验二2位十进制计数器　　一、实验目的　　1．熟悉ispDesignEXPERTSystem、QuartusII的原理图设计流程的全过程。　　2．学习简单时序电路的设计方法。　　3．学习EDA设计的仿真和硬件测试方法。　　二、实验原理　　2位十进制计数器参考原理图如图1所示，也可以采用其他元件实现。　　图1.用74LS390设计一个有时钟使能的2位十进制计数器　　三、实验任务　　设计2位十进制计数器电路。　　在EDA环境中输入原理图。　　对计数器进行仿真分析、引脚锁定、硬件测试。　　四、实验步骤　　1、设计电路原理图　　设计含有时钟使能及进位扩展输出的十进制计数器。可以选用双十进制计数器74LS390或者十进制计数器74LS160和其他一些辅助元件来完成。　　2、计数器电路的实现。　　绘制过程中应特别注意图形设计规则中信号标号和总线的表达方式。若将一根细线变成一粗线显示的总线，可以先单机使其变红，再选Option选项中的LineStyle　　；若　　在某线上加信号标号，也应该点击该线某处使其变成红色，然后键入标号名称，标有相同标号的线段可视为连接线段，不必直接连接。总线可以以标号方式进行连接。　　3、编程测试。　　五、实验结果　　图2.用74LS390设计一个有时钟使能的2位十进制计数器　　六、实验感想　　通过本次实验学会了简单时序电路的设计方法。学会了使用QuartusII软件调用元器件库进行原理图设计的方法和设计流程。这次实验让我学会了用FPGA设计电路并且学会了FPGA的设计过程和实现方法。提高了动手能力，加深了对所学知识的理解。这次EDA实验，提高了动手能力，加深了对所学知识的理解。　　实验三加法器的设计与仿真　　一、实验目的熟悉quartusⅱ仿真软件的基本操作，用逻辑图和vhdl语言设计加法器并验证。　　二、实验内容　　1、熟悉quartusⅱ软件的基本操作，了解各种设计输入方法　　2、用逻辑图和vhdl语言设计全加器并进行仿真验证；3、用设计好的全加器组成串行　　加法器并进行仿真验证；4、用逻辑图设计4位先行进位全加器并进行仿真验证；　　三、实验原理　　1.全加器　　全加器英文名称为full-adder，是用门电路实现两个二进制数相加并求出和的组合线路，　　称为一位全加器。一位全加器可以处理低位进位，并输出本位加法进位。多个一位全加器进　　行级联可以得到多位全加器。　　用途：实现一位全加操作逻辑图真值表第1页共7页利用与或门设计的全加器，它只能做一位的加法，先预想好它的功能，写出真值表，就　　可以根据这些来设计电路了。　　2.四位串行加法器逻辑图利用全加器的组合实现4位串行加法器，全加器只能对一位进行操作，将每一位的结果　　传给下一位，就可以实现4位的加法器。　　3．74283：4位先行进位全加器利用74283芯片实现的4位先行进位全加器比前两者功能更完善，它可以实现进位功能，　　这个自己设计难度比较大，可以参照74283的功能表加深对它的理解，第2页共7页按照如下的逻辑图实现进位全加器。逻辑框图逻辑功能表注：1、输入信号和输出信号采用两位对折列表，节省表格占用的空间，如：[a1/a3]对　　应的列取值相同，结果和值[σ1/σ3]对应的运算是σ1=a1+b1和σ3=a3+b3。请自行验证一　　下。　　2、c2是低两位相加产生的半进位，c4是高两位相加后产生的进位输出，c0是低位级加　　法器向本级加法器的进位输入。　　四、实验方法与步骤　　实验方法：　　第3页共7页采用基于fpga进行数字逻辑电路设计的方法。采用的软件工具是quartusii软件仿真平台，采用的硬件平台是altera　　epf10k20ti144_4的fpga试验箱。实验步骤：?全加器　　1、编写源代码。打开quartusⅱ软件平台，点击file中得new建立一个文件。编写的　　文件　　名与实体名一致，点击file/saveas以“.vhd”为扩展名存盘文件。vhdl设计源代码　　如下：　　数据流描述：　　2、按照实验箱上fpga的芯片名更改编程芯片的设置。点击assign/device,选取芯片的　　类型,选择“altera的epf10k20ti144_4”　　4、波形仿真及验证。在编译成功后，点击waveform开始设计波形。点击“insertthenode”,　　按照程序所述插入节点，设置