组合逻辑电路设计 (2).ppt

组合逻辑电路设计 §3-1 集成逻辑电路的电气特性 §3-2 常用组合逻辑模块 §3-3 组合电路的设计方法 §3-4 险象与竞争 §3-5 小结 门电路 半导体二极管的开关特性 二极管的单向导电性－－正向电压导通，反向 电压截止。 半导体三极管的开关特性 双极型三极管的开关特性 基本开关电路 MOS管的开关特性 §3-1 集成逻辑电路的电气特性 TTL与非门电路 集成逻辑电路的电气特性 §3-1-1 集成电路的主要电气指标 §3-1-2 逻辑电路的输出结构 §3-1-3 正、负逻辑极性 §3-1-4 逻辑符号 §3-1-5 使用逻辑门的几个问题 §3-1-1 集成电路的主要电气指标 集成电路的电平参数表 2. 输出电流和输入电流 IOH－－输出端为高电平时可输出的最大电流。 IIH －－输入端为高电平时注入的最大电流。 IOL－－输出端为低电平时可注入的最大电流。 IIL －－输入端为低电平时由输入端流出的的最大电 流。 平均传输延时时间tpd：输出由高变低、由低变高的平均延时时间。 不同门电路的延迟及功耗 各类电路的应用态势 §3-1-2 逻辑电路的输出结构 1、推拉式结构 输出端不能并联。 2、开路输出（OC）结构 输出端要加上拉电阻，可以并联,并联后的逻辑关系为与（线与）。 3、三态输出结构 输出端除0，1状态外，还有一种高阻态，等效于输出端开路。输出端可以并联，但要保证在同一时刻最多只有一个输出端不是高阻态。 三态输出结构的应用 §3-1-3 正、负逻辑极性 1、正逻辑：0 表示低电平，1 表示高电平。 2、负逻辑：1 表示低电平，0 表示高电平。 §3-1-4 逻辑符号 逻辑符号用来 表示芯片的逻辑功能。 1、逻辑功能：与、或、非、与非、或非、异或、与或非。 2、正、负逻辑：输入、输出脚上有无空心箭头。 3、输出结构类型：推拉式结构、OC结构、三态输出结构。 4、使能端：低电平有效、高电平有效。 5、管脚编号： 逻辑符号 74125逻辑符号 几种芯片的逻辑符号 部分门电路及其传输延迟时间 §3-1-5 使用逻辑门的几个问题 1、输入脚多余： 与：多余脚接逻辑高或输入并联。 或：多余脚接逻辑低或输入并联。 2、输入脚不足： 改变逻辑或用门电路扩展。 3、扇出系数： 采用功率门电路或改电路。 §3-2 常用组合逻辑模块 §3-2-1 四位并行加法器 §3-2-2 数值比较器 §3-2-3 译码器 §3-2-4 数据选择器 §3-2-5 总线收发器 §3-2-6 其他常用器件 §3-2-1 四位并行加法器 图1-1-3 加法器 图2-3-5 例2-3-3逻辑图 图2-6-6 2位加法器 二、加法器的级连 三、加法器的应用（1） 加法器的应用（2） 图1-2-3 1位BCD码加法器方框图 §3-2-2 数值比较器 数值比较器功能表 二、数值比较器的级连 三、数值比较器的应用 §3-2-3 译码器 一、变量译码器 例2-6-3 译码器 二、变量译码器的扩展 三、变量译码器实现组合逻辑函数 例2：译码器实现1位8421BCD码加法器 四、变量译码器构成数据分配器 五、显示译码器 §3-2-4 数据选择器(MUX) 数8选1MUX功能表 二、数据选择器的扩展 三、MUX 实现组合函数 MUX 实现组合函数(续) §3-2-6 常用组合逻辑器件 常用组合逻辑器件(续) 一个模块完成某个常用的特定的功能，如加法器、数值比较器、译码器、编码器及数据比较器等。 一、4位加法器逻辑图 《数字设计引论》 §1-1数制 《数字设计引论》 §2-3逻辑图 《数字设计引论》 §2-6应用实例 四位加法器级连成八位加法器 用4位加法器构成余3码到8421码的转换器 一位BCD码加法器 《数字设计引论》 §1-2二值编码 4位比较器 低位比较结果级连→ 一、数值比较器逻辑图 4位比较器组成8位比较器 交通控制灯电路的一部分 一、变量译码器 二、变量译码器的扩展 三、变量译码器实现组合逻辑函数 四、变量译码器构成数据分配器 五、显示译码器 2-4译码器 3-8译码器 3-8译码器功能表 74138 树形扩展 例1：变量译码器实现1位全加器。 1 1 1 1 1 0 1 0 1 1 0 1 1 0 1 1 0 0 0 1 0 1 1 1 0 1 0 0 1 0 1 0 1 0 0 0 0 0 0 0 Σi coi yi xi cii 一、数据选择器 8选1MUX 4选1MUX 74151 7425