集成电路低功耗内建自测试技术的研究-微电子学与固体电子学专业论文.docxVIP

PAGE PAGE 3 第六章 总结与展望……………………………………………………………………101 致 谢………………………………………………………………………………103 主要参考文献 …………………………………………………………………………104 附 录………………………………………………………………………………115 已发表的学术论文 ……………………………………………………………………125 攻读博士学位期间主要科研情况 ……………………………………………………126 攻读博士学位期间的获奖情况 ………………………………………………………127 原创性声明 ……………………………………………………………………………128 关于学位论文使用授权的声明 ………………………………………………………128 摘 要 集成电路技术的发展使芯片的集成度和复杂度大为提高，从而极大地增加了测试的难度 和成本，给集成电路测试带来了很大的挑战。同时也对集成电路测试理论的研究和测试技术 的研究提出了更加迫切的要求。内建自测试（Built-in-Self-Test，BIST）能够最大限度地把测 试过程集成在芯片内部，同时支持芯片全速测试（At-Speed-Testing），已成为解决芯片测试难 题和降低测试成本的主要手段。但内建自测试中的测试向量生成器（Test Pattern Generator, TPG）产生的随机测试向量之间的相关性非常低，导致了测试模式下芯片的功耗要远大于芯 片正常工作时的功耗，过高的测试功耗将引起芯片的可靠性和成品率下降，封装成本的增加 和待机时间的缩短。因此，测试模式下的低功耗问题对 BIST 的广泛应用提出了新的挑战。 针对测试芯片时产生的高功耗问题，特别是为了解决深亚微米工艺技术和系统芯片 （SoC）的发展而带来的测试中的高功耗问题，文中研究了一种随机单输入跳变（Random Single Input Change，RSIC）测试向量生成器的设计方案。在原有线性反馈移位寄存器（Linear Feedback Shift Register，LFSR）的基础上加入逻辑转换电路，对 LFSR 输出的随机测试向量 进行异或运算，从而得到随机单输入跳变测试序列，用于测试时可降低被测电路的开关翻转 率，实现测试期间的低功耗。理论分析和功耗仿真结果表明，在对被测电路测试时，随机单 输入跳变测试向量比传统的随机测试向量产生的功耗更低，研究结果进一步完善了单输入跳 变测试理论。 研究了内建自测试技术并在 FPGA 硬件平台上加以实现。用 VHDL 语言描述了 BIST 结 构中的测试向量生成模块（Test Pattern Generation, TPG）、测试响应分析模块（Test Response Analyzer,TRA）、测试控制模块（Test controller,TC）和被测内核，在 FPGA Advantage 集成环 境下进行了模拟仿真并用 FPGA（EP1C6Q240C8）加以实现。理论分析与模拟仿真的结果和 基于 KH-310 开发平台的硬件验证，证实了这种内建自测试原理电路实现方法是正确、有效 的。将这种方法运用于 ASIC、IC 或 IP 内核的 BIST 中可缩短测试时间、降低测试成本。 提出了一种新型“柔性信号处理电路”的实现方法，它是以 CMOS 工艺制作的电荷耦合 器件（Charge Coupled Devices, CCD）为核心构造一个 FIR（Finite Impulse Response，FIR） 滤波器电路，该电路可以作为信号调理电路，对仪器、传感器之类的测量系统的频率特性进 行后续处理，以达到展宽工作频带减少测试失真的目的。这种信号处理电路的主要优点是具 有“柔性”，只要对 CCD 器件工作时的时钟频率加以变化，就可以适用于多种测量系统，具 有较大的实际工程应用价值。另一方面，在用超大规模集成电路实现 FIR 滤波器时，由于高 度的集成化和设计上的优化使得对滤波器的测试变得非常困难，尤其是随着人们对 FIR 滤波 器性能要求的日益提高，滤波器的阶数会不断增加，FIR 滤波器结构上的固有深度进一步降 低了它的可测性。解决这个问题的有效途径之一就是对滤波器进行可测性设计，寻找一种行 之有效的 BIST 测试方法，这对于提高信号处理电路的质量是十分必要的。本文对 FIR 滤波 器的可测性设计作了研究，根据 CCD 器件的电荷转移特性提出了双向可测性设计方案，通过 对电路中 CCD 延迟单元的复用将流水线延迟单元转换为扫描链用以传递测试序列，降低 了 FIR 滤波器的测试难度、提高了可测性。 关键词：内建自测试； 可测性设计； 低功耗设计； 随机单输入跳变； 现场可编程门阵列