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实验报告9进制计数器　《数字逻辑》实验报告　第二次实验：同步时序逻辑电路设计实验　实验报告：同步时序逻辑电路设计实验　实验目的：掌握一般同步时序逻辑集成电路的使用设计内容：用常用同步时序逻辑集成电路实现以下逻辑功能：九进制计数器　设备：EP3c80SOPC实验系统　器件：同步四位二进制计数器：74LS161、163　①时异步清零。②CR=1、LD=0时同步置数。　③CR=LD=1且CPT=CPP=1时，按4位自然二进制码进行同步计数。　④CR=LD=1且CPT·CPP=0时，计数器状态保持不变。　161的引脚排列和163相同，不同之处是163采用同步清零方式。　实验原理：　①此器件为4位二进制加法计数器，模为16，时钟上沿触发。②同步清除，清除输入端的低电平将在下一个时钟脉冲之前，把四个触发器的输出置为低电位，而不管使能输入P、T为何电平。③预置受时钟控制，为同步预置。当LD=0，在时钟脉冲作用下计数器可并行预置4位二进制数。　④当LD=1，两个计数使能输入P、T同时为高电平，在时钟脉冲作用下，计数器进行正常计数。　⑤计数器具有超前进为输出端，无需另加电路，即可级联成n*4位同步计数器。　注：由于我们要74LS163　要取Q3接在CR，这样的目的在于：当出现1000时让它清0，重新计数，从而实现九进制计数器的目的。　在74LS161时，原理类似，区别在于异步清零，所以在用74LS161时要把Q0，Q3与非后接在CR，因为当出现1000时要清零，即要使Q0*Q3=1=CR。　实验步骤：　5V　低位11　Q0*Q3时钟脉冲　1接地　实验数据：　Q0、Q1、Q2、Q3分别接到LED逻辑电平指示上，1表示亮，0表示不亮。记录的结果得如下表格：实验总结：通过同步时序逻辑电路设计实验，我学会了同步时序逻辑集成电路的使用。通过此实验，我不仅学会了九进制计数器，当CR接到不同位置上时如74LS163时将Q1,Q2与非后接到CR上时，我们得到的是7进制计数器…...　武汉纺织大学　《数字逻辑》课程设计报告　题目：九进制计数器　院系：数学与计算机学院　XX年5月20日　专业班级：学号：学生姓名：指导教师：　一、引言　通过对传统数字电路的设计，掌握对数字逻辑设计概念的熟悉。掌握一般同步时序逻辑集成电　路的使用。用常用同步时序逻辑集成电路实现以下逻辑功能　用常用同步时序逻辑集成电路实现以下逻辑功能：九进制计数器。　二、系统介绍：　主要仪器是TOS-2数字电路实验系统。选用的芯片是74LS161　或者74LS163。　三、设计任务及设计原理：　试验设计的目的是计数到九就进一，也就是逢九进一。但是设计的时候，状态是从0开始，状　态九无法显示出来，我们所看到的只是显示到八，再按一次计数，就跳转到0了。　各种状态：　①CR=0时异步清零。②CR=1、LD=0时同步置数。　③CR=LD=1且CPT=CPP=1时，按照4位自然二进制码进行同步二进制计数。④CR=LD=1且CPT·CPP=0时，计数器状态保持不变。　原理：　要实现计数，我们选择第三种状态。计数的过程中，用的是4输入，那么可以计数到16位。所谓计数，就是来一个信号，计数加一次，直到达到9，就回到初始状态，那么状态应该从0开始：　F=ABCD,A,B,C,D分别对应0与1，可变化的状态是：0000，0001，0010，0011　只需要连线，无代码。　五、程序调试心得体会：　在连线好之后，我使用的是译码器3，按一次开关记一次数，但是，起始数字总是4，然后6，8，再回到4。使用的是译码器的左边2个孔。右边2个孔。为什么起始是值不正确？？难道是逻辑有错。为了检验逻辑的正确性，我把译码器的线连接到了4个灯，4个灯对应4位数，A,B,C,D,结果是灯按照9进制的规则来亮。所以说明逻辑是正确的。　为什么？难道是与译码器相连的4个接孔有顺序关系？但是在改变之后还是一样的结果啊。。。。不解。。。　六、参考文献：　[1]朱勇,数字逻辑，中国铁道出版社，　[2]夏宇闻，VerilogDHL入门，北京航空大学出版社，　七、致谢：感谢同学袁盼的一起合作，在连线过程中遇到问题时，一起商量。　实验四：十进制计数器实验报告　实验日期：学生姓名：陆小辉指导老师：黄秋萍计数器是数字系统中使用最多的时序逻辑电路，其应用非常广泛。计数器不仅能应用于对时钟脉冲计数，而且应用于定势、分频、产生节拍脉冲和脉冲序列以及进行数字运算等。　一、设计要求：　设计十进制计数器，完成相应功能。可预置数、可加/减。　二、设计代码如下：　inputclk,ldn,clean,enp,ent;input[3:0]i;output[3:0]q;outputrco;regrco;reg[3:0]q;always@(posedgeclkornegedgeclean)b