电子科技大学数字逻辑设计及应用课件 第五章（2）.2.ppt

第5章 组合逻辑设计实践 文档标准和电路定时 常用的中规模组合逻辑器件 内 容 回 顾 译码器 译码器的级联 利用译码器实现逻辑电路 二－十进制译码器 七段显示译码器 编码器 优先编码器 5.6 三态器件 三态缓冲器（三态驱动器） 5.7 多路复用器（multiplexer） 又称多路开关、数据选择器（缩写：mux） 在选择控制信号的作用下， 从多个输入数据中选择其中一个作为输出。 扩展多路复用器 扩展位 如何实现8输入，16位多路复用器？ 由8输入1位?8输入16位 需要16片74x151， 每片处理输入输出中的1位 选择端连接到每片的C,B,A 注意：选择端的扇出能力 （驱动16个负载） 扩展多路复用器 扩展数据输入端的数目 如何实现32输入，1位多路复用器？ 数据输入由8?32，需4片 如何控制选择输入端？ —— 分为：高位＋低位 高位＋译码器进行片选 低位接到每片的C,B,A 4片输出用或门得最终输出 设计七段显示译码器 逻辑抽象，得到真值表 输入信号：BCD码（A3A2A1A0） 输出：七段码（的驱动信号）a ~ g 1 表示亮，0 表示灭 选择器件类型 采用基本门电路实现，利用卡诺图化简 采用二进制译码器实现，变换为标准和形式 电路处理，得到电路图 * * 数字逻辑设计及应用 二进制 编码器 A0 A1 A2 I0 I7 2n 个 输 入 n 个 输 出 输 入 输 出 使能输出，用于级联 EO 选通输出 GS EI_L有效 没有输入请求 EO_L有效 使能输入 EI EI_L有效 有输入请求 GS_L有效 P265 图5－50 表5－23 A2 A1 A0 GS EO EI I7 I0 A2 A1 A0 GS EO EI I7 I0 Q15_L Q8_L Q7_L Q0_L Y0 Y1 Y2 Y3 GS 2个74x148级联为16－4优先编码器 输入：由8?64，需8片74x148 每片优先级不同（怎样实现？） 保证高位无输入时，次高位才工作 —— 高位芯片的EO端接次高位芯片的EI端 用8-3优先编码器74x148级联为64-6优先编码器 A2 A1 A0 GS EO EI I7 I0 片间优先级的编码 —— 利用第9片74x148 每片的GS端接到第9片的输入端 第9片的输出作为高3位（RA5～RA3） 片内优先级 片间优先级 输出：6位 低3位 高3位 8片输出A2～A0 通过或门作为 最终输出的低3位 RA2～RA0 分析判定优先级电路：（利用74x148 ） 8个___电平有效输入I0_L～I7_L，_____的优先级最高 地址输出A2～A0，____电平有效 若输出AVALID高电平有效，则表示_______________ A2 A1 A0 GS EO EI 74x148 I7 I0 I0_L I7_L A2 A1 A0 AVALID 低 I0_L 至少有一个输入有效 高 P328 5.48 设计判定优先级电路：（利用74x148 ） 8个输入I0～I7高电平有效，I7优先级最高 地址输出A2～A0，高电平有效 如果没有输入有效，为111且输出IDLE有效 I7 I0 A2 A1 A0 IDLE A2 A1 A0 GS EO EI I7 I0 74x148 P328 5.47 74x125：低电平使能，输出不反相 74x126：高电平使能，输出不反相 独立使能 74x541：两个公共使能端，低电平使能， 施密特触发输入，输出不反相（P272图5-57） 标准SSI和MSI三态缓冲器 A B C G1 G2A G2B Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 74x138 EN1 EN2_L EN3_L SSRC0 SSRC1 SSRC2 冲突（fighting） 利用使能端进行时序控制 三态器件允许信号共享单个“同线”（party line） 典型的三态器件，进入高阻态比离开高阻态快 P0 P1 P7 SDATA EN1 EN2_L, EN3_L max(tpLZmax, tpHZmax) min(tpZLmin, tpZHmin) SSRC[2:0] 0 1 2 3 7 SDATA P0 P1 P2 P3 P7 截止时间 A1 A8 G1 G2 Y1 Y7 74x541 DB[0:7] A1 A8 G1 G2 Y1 Y7 74x541 数据总线（ Data Bus ）的表示法 A1 B1 DIR 利用三态缓冲器实现数据双向传送 总线收发 P273图5－59