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有限状态机实验报告 　　实验三：有限状态机时序电路设计　　班级：姓名：学号：作业完成后,以班级为单位,班长或课代表收集齐电子版实验报告,统一提交.　　文件命名规则如“通1_王五_学号”　　一、实验目的　　1、掌握时序逻辑设计思路　　2、掌握状态机实现数字逻辑设计的方法和基本形式　　3、掌握状态机的设计注意事项　　二、预习要求　　1.了解veirlogHDL行为语句。　　2.VerilogHDL的模块结构的组成。　　3.状态机设计方法。　　三、实验基本概念　　模5计数器代码　　1、modulefsm(clk,clr,z,qout);　　2、inputclk,clr;outputregz;outputreg[2:0]qout;　　3、always@(posedgeclkorposedgeclr)//此过程定义状态转换　　4、beginif(clr)qout有限状态机实验报告)e　　仿真后的波形如下图所示：　　2.利用verilog语言，设计一个采用米勒型有限状态机实现的串行口发送程序；　　源程序如下图所示：　　modules_tx(clk,en,dain,txd);　　inputclk,en;　　input[7:0]dain;　　outputtxd;　　reg[7:0]da_temp;　　regtxd;　　reg[3:0]state;　　parameterswait=4b0000,　　star=4b0001,　　s1=4b0010,　　s2=4b0011,　　s3=4b0100,　　s4=4b0101,　　s5=4b0110,　　s6=4b0111,　　s7=4b1000,　　s8=4b1001,　　stop=4b1010;　　always@(posedgeen)　　da_temp=dain;　　always@(posedgeclk)　　if(!en)　　begin　　state=swait;　　txd=1;　　end　　else　　case(state)　　swait:　　beginstate=star;txd=1;end　　star:beginstate=s1;txd=0;end　　s1:beginstate=s2;txd=da_temp[7];end　　s2:beginstate=s3;txd=da_temp[6];end　　s3:beginstate=s4;txd=da_temp[5];end　　s4:beginstate=s5;txd=da_temp[4];end　　s5:beginstate=s6;txd=da_temp[3];end　　s6:beginstate=s7;txd=da_temp[2];end　　s7:beginstate=s8;txd=da_temp[1];end　　s8:beginstate=stop;txd=da_temp[0];end　　stop:beginstate=stop;txd=1;end　　endcase　　endmodule　　3.利用verilog语言，设计一个采用米勒型有限状态机实现的串行口接受程序；　　源程序如下图所示：　　modules_rx(clk,dain,daout);　　inputclk,dain;　　output[7:0]daout;　　reg[7:0]daout;　　reg[7:0]da_temp;　　reg[3:0]state;　　parameterstar=4b0000,　　s1=4b0010,　　s2=4b0011,　　s3=4b0100,　　s4=4b0101,　　s5=4b0110,　　s6=4b0111,　　s7=4b1000,　　s8=4b1001,　　stop=4b1010;　　always@(negedgeclk)　　case(state);　　star:if(dain)　　state=star;　　else　　state=s1;　　s1:beginstate=s2;da_temp[7]=dain;end　　s2:beginstate=s3;da_temp[6]=dain;end　　s3:beginstate=s4;da_temp[5]=dain;end　　s4:beginstate=s5;da_temp[4]=dain;end　　s5:beginstate=s6;da_temp[3]=dain;end　　s6:beginstate=s7;da_temp[2]=dain;end　　s7:beginstate=s8;da_temp[1]=dain;end　　s8: