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MAX 10 嵌入式乘法器用户指南
订阅 UG-M10DSP 101 Innovation Drive
2016.05.02 San Jose, CA 95134
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内容
MAX 10 嵌入式乘法器模块概述1-1
MAX 10 嵌入式乘法器特性和体系结构2-1
嵌入式乘法器体系结构2-1
输入寄存器 2-1
乘法器级(Multiplier Stage)2-2
输出寄存器 2-2
嵌入式乘法器操作模式2-3
18-Bit 乘法器 2-3
9-Bit 乘法器 2-3
MAX 10 嵌入式乘法器实现指南3-1
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Verilog HDL 原型位置3-1
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MAX 10 的LPM_MULT (Multiplier) IP 内核参考 4-1
LPM_MULT 参数设置4-1
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的ALTMULT_ACCUM (Multiply-Accumulate) IP 内核参考 5-1
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MAX 10 的ALTMULT_ADD (Multiply-Adder) IP 内核参考6-1
ALTMULT_ADD 参数设置6-1
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MAX 10 的ALTMULT_COMPLEX (Complex Multiplier) IP 内核参考 7-1
ALTMULT_COMPLEX 参数设置7-1
端口7-2
MAX 10 嵌入式乘法器用户指南档案 A-1
MAX 10 嵌入式乘法器用户指南的附加信息 B-1
Altera 公司
MAX 10 嵌入式乘法器用户指南的文档修订历史 B-1
Altera 公司
MAX 10 嵌入式乘法器模块概述
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