集成电路版图中的DRC.doc

集成电路版图中的DRCLVS 简介 随着现代科学技术的发展，电路的规模变得越来越大，也越来越复杂。电路设计与版图是紧密相关、相辅相成的，在电路设计时可以考虑具体的版图布置及分析寄生参数来进行改善性能的设计处理。一般来说，高性能的电路系统的设计是通过高质量的版图设计，再经芯片制造而最终实现的。版图设计必须最大限度地发挥设计规则中的优势和潜力，使其符合实际工艺能力，取得投片制造的最佳效果。 一个集成电路的版图设计，原则上有四个主要要求：工作速度、功耗、芯片面积利用率和成品率。而制约这些要求的主要因素制造工艺水平和半导体本身电学性能上的限制。为此，各个厂家根据自身实际工艺因素，诸如掩膜的对准和非线性、光学分辨率、片子的弯曲、横向钻蚀、横向扩散、氧化生长动边界以及它们与电路的性能、产量的关系等制定一些设计规范，以确保质量要求。 电路设计、版图设计一方和芯片生产制造一方可以实行专业分工，但是IC版图设计必须依赖工艺技术，这体现在生产厂特定的版图设计规则上。设计规则规定了生产中可以接受的几何尺寸要求和可以达到的电学性能。对于设计和制造双方来说，设计规则既是工艺加工应该达到的规范，也是设计必须遵循的准则。版图设计规则主要目的是使设计规则化，并在取得最佳成品率和确保电路可靠性的前提下利用这些规则使版图的面积尽可能做到最小。 版图验证 一个版图设计完必需进行必要的验证检查。常规验证项目有：设计规则的验证，简称DRC(design rule check)；电学规则检查，简称ERC(electrical rule check)；版图与电路一致性检查，简称LVS(layout vs schematic)；版图参数提取，简称LPE(layout parameter extraction)。其中DRC和LVS是必须要做的，而其它的是可选的，有助于对电路的改善。 设计规则检查(DRC) 设计规则是版图中各种图形尺寸的规范。一般设计规则是以器件的特征尺寸（如MOS电路中器件的栅长）为基准，根据制造工艺水平（图形横向的加工误差和光刻的对中误差）及某些其它考虑，制定出的一整套关于各掩膜相关层上图形自身尺寸及图形间相对尺寸的许可范围。设计规则检查，则是检查版图中各掩膜相关层上图形的各种尺寸，保证无一违反预订的设计规则。设计规则的范围很宽，项目极其繁杂，但其中大部分规则是关于图形边与边之距离的规范。 设计规则检查的命令形式为 错误条件 错误输出 其中，错误条件指一种错误的条件，若此条件为真则执行错误输出。 例： WIDTH GPOLY LT 0.6 OUT D3C 50; PO.W.3 这个命令表示当GPOLY这层的宽度小于0.6时，就报错，OUT后面是给这种错误类型定义了一个识别的名字。 检查规则检查时会把一些不是错误的地方宣布为错，这是伪错；有时又会把实际存在的错误漏掉，未能查出，这是漏错。这大都与设计规则检查命令有误或不完善有关，也有的伪错和漏错则是因为设计规则软件的缺陷引起。 版图与电路一致性检查（LVS） 在做电学验证之前，需对版图作必要的注释，选择某些点进行命名。最主要的（也是最起码的）是指出电源、地及各输入、输出端口（对于芯片则是压焊块）的名称。这些名称应同将与版图作一致性检查的电路中相应节点的名称一致。可以在版图上各种有关节点图形的位置上标注相关名称的文字，也可把各个名称列在一个文件中，每个名称后注明此名称所对应图形内某点在版图中坐标值。这些名称因同电路上特定节点相联系，故称节点名。 LVS是把从版图中根据器件与节点识别提取出的电路同原设计的电路进行对比检查，要求二者在结构上达到一致。 DRC和LVS 目前，做DRC和LVS的工具可以使用dracula，也可以使用diva，前者更流行一些。下面的步骤都是围绕dracula来做的。 DRC 将相应的版图转换成.gds文件，在icfb的CIW窗口下： File?Export?Stream，就会出现如下对话框。 在Run Directory、Library Name、Top Cell Name和Output File中填入相应的内容，如Run Directory：～/train/check/data Output File：*.gds *是自定义的文件名。 在unix操作窗口进入～/train/check/rule目录，执行：vi csmc06.drc并修改其中的indisk和primary选项，primary是所要做检查的cell名称，indisk是指向所要做检查的cell转换出的.gds文件。 进到～/train/check/drc目录下，以工作站为su5为例执行如下命令： Su5PDRACULA 说明：进入dracula环境 :/g ～/train/check/rule/