基于VHDL的自动打铃设计_毕业设计.doc

PAGE \* MERGEFORMAT 1 PAGE \* MERGEFORMAT 1 基于VHDL的自动打铃设计 目录 TOC \o 1-3 \h \u ; q22=q22+1; END IF; IF q22=5 AND q11=9 THEN q22=; q11=; c=1; ELSE c=0; END IF; END IF; END PROCESS; q1=q11;q2=q22; END ARCHITECTURE art; 秒和分计时模块编译完成后生成的秒的元器件为图3.1、3.2所示 图3.1 秒模块的元器件 图3.2 分计时模块的元器件 给定输入信号进行波形仿真得到秒、分计时模块的波形仿真如图3.3 图3.3 秒、分计数器模块的输出仿真波形 模块说明：由仿真波形图可以看出，当秒或分计时到59时，给C一个高电平脉冲，即分或时计时模块加1，秒或分计时模块清零后开始重新计时。 3.1.2 时计数器模块 时计数器模块为24进制的计数器，其代码为： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY hour IS PORT(clk:IN STD_LOGIC; q1,q2:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END ENTITY hour; ARCHITECTURE art OF hour IS SIGNAL q11,q22:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS(clk) BEGIN IF clkEVENT AND clk=1 THEN q11=q11+1; IF q11=9 THEN q11=; q22=q22+1; END IF; IF q22=2 AND q11=3 THEN q22=; q11=; END IF; END IF; END PROCESS; q1=q11;q2=q22; END ARCHITECTURE art; 时计时模块编译通过后生成的时计时模块的元器件如图3.4所示 图3.4时计时模块的元器件图 时计时模块采用24进制的计时器模式，输出仿真波形为图3.5： 图3.5 时计时模块的仿真波形 模块说明：由仿真波形图可以看出，当时计数到23时时计数器模块清零后，再重新开始从0时计时。 3.2 计时校时模块 计时校时模块的代码为： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164. ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY jiaoshi IS PORT(sec,min:IN STD_LOGIC; --调时模块的输入信号 k1,k2:IN STD_LOGIC; --调时模块的控制，调时信号输入 fen,shi:OUT STD_LOGIC; --各计数器的输入时钟信号 led1,led2:OUT STD_LOGIC); --工作模式显示灯的控制信号 END ENTITY jiaoshi; ARCHITECTURE art OF jiaoshi IS SIGNAL a:STD_LOGIC_VECTOR(1 downto 0); BEGIN PROCESS(k1,k2) BEGIN IF k1EVENT AND k1=1 THEN a=a+1; IF a=2 THEN a=00; END IF; END IF; CASE a IS WHEN 00=fen=sec;shi=min; -- 模式0正常计时 led1=0;led2=0; WHEN 01=fen=k2;shi=0; --模式1，分模块，调分 led1=1;led2=0; WHEN 10=fen=0;shi=k2; --模式2，时模块，调时 led1=0;led2=1; WHEN OTHERS=NULL; END CASE; END PROCESS; END ARCHITECTURE ar