第2章章节pld硬件特性跟编程技术40461167资料.pptVIP

EDA技术与VHDL 2.1 PLD 概述 2.1 PLD 概述 2.1 PLD 概述 2.1 PLD 概述 2.2 低密度PLD可编程原理 2.2 低密度PLD可编程原理 2.2 低密度PLD可编程原理 2.2 低密度PLD可编程原理 2.2 低密度PLD可编程原理 2.2 低密度PLD可编程原理 2.2 低密度PLD可编程原理 2.2 低密度PLD可编程原理 2.2 低密度PLD可编程原理 2.2 低密度PLD可编程原理 2.2 低密度PLD可编程原理 2.3 CPLD的结构与可编程原理 2．宏单元 2.3 CPLD的结构与可编程原理 逻辑阵列 MAX7000系列中的宏单元 乘积项选择矩阵 可编程寄存器 Max7000系列器件包含 32~256 个宏单元 可单独配置为时序逻辑和组合逻辑工作方式。 图2-18 MAX7000系列的单个宏单元结构 2.3 CPLD的结构与可编程原理 （2）乘积项选择矩阵：分配这些乘积项作为到或门和异或门的主要逻辑输入；或把这些乘积项作为宏单元中寄存器的辅助输入：清零、置位、时钟和时钟使能控制。 （1）逻辑阵列：包含一个可编程的“与”阵列和固定的“或”阵列，实现组合逻辑，给每个宏单元提供5个乘积项。 2.3 CPLD的结构与可编程原理 （3）可配置寄存器：可以单独的被配置为带有可编程时钟控制的D、T、JK 或 RS触发器工作方式，也可以将寄存器旁路掉，以实现组合逻辑工作方式。 3．扩展乘积项 2.3 CPLD的结构与可编程原理 对复杂的逻辑函数需要附加乘积项。 共享扩展乘积项 并联扩展乘积项 作为附加的乘积项直接送到本LAB的任意一个宏单元中。 用尽可能少的资源，得到尽可能快的工作速度。 2.3 CPLD的结构与可编程原理 共享扩展 乘积项结构 3．扩展乘积项 并联扩展项 馈送方式 共享扩展项：由每个宏单元提供一个单独的乘积项，通过一个非门取反后反馈到逻辑阵列中，可被LAB内任何一个或全部宏单元使用。 并联扩展项：是宏单元中一些没有被使用的乘积项，可分配到邻近的宏单元去实现快速、复杂的逻辑函数。当需要并联扩展时，“或”逻辑的输出通过一个选择分配器，送往下一个宏单元的并联扩展“或”逻辑输入端。 2.3 CPLD的结构与可编程原理 2.3 CPLD的结构与可编程原理 4、可编程连线阵列（Programmable Interconnect Array, PIA ） 不同的LAB通过在可编程连线阵列PIA上布线，以相互连接构成所需的逻辑。这个全局总线是一种可编程的通道，可把器件中任何信号连接到其目的地。 图2-22 PIA信号布线到LAB的方式 2.3 CPLD的结构与可编程原理 编程节点 2.3 CPLD的结构与可编程原理 5．I/O控制块 允许每个I/O引脚单独的被配置为：输入、输出和双向工作方式。所有I/O引脚都有一个三态缓冲器，它的控制端信号来自一个多路选择器，可以选择用全局输出使能信号其中之一进行控制，或直接连到地（GND）或电源（VCC）上。 5．I/O控制块 EPM7128S器件的I/O控制块 2.3 CPLD的结构与可编程原理 CPLD结构 逻辑阵列块 宏单元 扩展乘积项 可编程连线阵列 I/O控制块 小结： 2.4.1 查找表逻辑结构（Look Up Table, LUT） 2.4 FPGA的结构与工作原理 可编程逻辑 器件的结构 基于乘积项的可编程结构 可编程的查找表（LUT）结构 LUT是可编程的最小逻辑构成单元 2.4 FPGA的结构与工作原理 大部分FPGA采用基于SRAM（静态随机存储器）的查找表逻辑形成结构，即用SRAM来构成逻辑函数发生器。 一个N输入查找表可以实现N个输入变量的任何逻辑功能，如N输入“与”、N输入“异或”等。 因此，一个N输入的查找表，需要SRAM存储N个输入构成的真值表，需要2N个存储单元。。 2.4.1 查找表逻辑结构（Look Up Table, LUT） 图2-24 4输入查找表单元 2.4.1 查找表逻辑结构（Look Up Table, LUT） 2.4 FPGA的结构与工作原理 4输入查找表单元内部结构 类似16选1多路开关 * * 第2章PLD硬件特性与编程技术 本章主要介绍几类常用的大规模可编程逻辑器件的结构和工作原理，并对CPLD的乘积项原理和FPGA的查找表原理分别进行剖析，最后介绍相关的编程技术。 2.1 PLD 概述 数字电路系统 与门 或门 非门 传输门 基本门 组合电路 时序电路 与门